作者：swang_shan

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簡介

原語（Primitive），是Xilinx針對其器件特征開發(fā)的一系列常用模塊的名字，用戶可以將其看成Xilinx公司為用戶提供的庫函數(shù)，是芯片中的基本元件，代表FPGA中實(shí)際擁有的硬件邏輯單元，如LUT，D觸發(fā)器，RAM等，相當(dāng)于軟件中的機(jī)器語言。在實(shí)現(xiàn)過程中的翻譯步驟時(shí)，要將所有的設(shè)計(jì)單元都轉(zhuǎn)譯為目標(biāo)器件中的基本元件，否則就是不可實(shí)現(xiàn)的。原語在設(shè)計(jì)中可以直接例化使用，是最直接的代碼輸入方式，其和HDL語言的關(guān)系，類似于匯編語言和C語言的關(guān)系。

Xilinx公司提供的原語，涵蓋了FPGA開發(fā)的常用領(lǐng)域，但只有相應(yīng)配置的硬件才能執(zhí)行相應(yīng)的原語，并不是所有的原語都可以在任何一款芯片上運(yùn)行。在Verilog中使用原語非常簡單，將其作為模塊名直接例化即可。

Xilinx公司的原語按照功能分為10類，包括：計(jì)算組件、I/O端口組件、寄存器和鎖存器、時(shí)鐘組件、處理器組件、移位寄存器、配置和檢測組件、RAM/ROM組件、Slice/CLB組件以及G比特收發(fā)器組件。下面分別對其進(jìn)行詳細(xì)介紹。

1、 時(shí)鐘組件

目前，大型設(shè)計(jì)一般推薦使用同步時(shí)序電路。同步時(shí)序電路基于時(shí)鐘觸發(fā)沿設(shè)計(jì)，對時(shí)鐘的周期、占空比、延時(shí)和抖動(dòng)提出了更高的要求。為了滿足同步時(shí)序設(shè)計(jì)的要求，一般在FPGA設(shè)計(jì)中采用全局時(shí)鐘資源驅(qū)動(dòng)設(shè)計(jì)的主時(shí)鐘，以達(dá)到最低的時(shí)鐘抖動(dòng)和延遲。 FPGA 全局時(shí)鐘資源一般使用全銅層工藝實(shí)現(xiàn)，并設(shè)計(jì)了專用時(shí)鐘緩沖與驅(qū)動(dòng)結(jié)構(gòu)，從而使全局時(shí)鐘到達(dá)芯片內(nèi)部的所有可配置單元（CLB）、I/O單元（IOB）和選擇性塊RAM（Block Select RAM）的時(shí)延和抖動(dòng)都為最小。為了適應(yīng)復(fù)雜設(shè)計(jì)的需要，Xilinx的FPGA中集成的專用時(shí)鐘資源與數(shù)字延遲鎖相環(huán)（DLL）的數(shù)目不斷增加，最新的 Virtex II器件最多可以提供16個(gè)全局時(shí)鐘輸入端口和8個(gè)數(shù)字時(shí)鐘管理模塊（DCM）。

與全局時(shí)鐘資源相關(guān)的原語常用的與全局時(shí)鐘資源相關(guān)的Xilinx器件原語包括：IBUFG、IBUFGDS、BUFG、BUFGP、BUFGCE、BUFGMUX、BUFGDLL和DCM等。

IBUFG

即輸入全局緩沖，是與專用全局時(shí)鐘輸入管腳相連接的首級全局緩沖。所有從全局時(shí)鐘管腳輸入的信號必須經(jīng)過IBUFG 單元，否則在布局布線時(shí)會(huì)報(bào)錯(cuò)。 IBUFG支持AGP、CTT、GTL、GTLP、HSTL、LVCMOS、LVDCI、LVDS、LVPECL、LVTTL、PCI、PCIX和 SSTL等多種格式的IO標(biāo)準(zhǔn)。

IBUFGDS

IBUFG的差分形式，當(dāng)信號從一對差分全局時(shí)鐘管腳輸入時(shí)，必須使用IBUFGDS作為全局時(shí)鐘輸入緩沖。IBUFG支持BLVDS、LDT、LVDSEXT、LVDS、LVPECL和ULVDS等多種格式的IO標(biāo)準(zhǔn)。

BUFG

全局緩沖，它的輸入是IBUFG的輸出，BUFG的輸出到達(dá)FPGA內(nèi)部的IOB、CLB、選擇性塊RAM的時(shí)鐘延遲和抖動(dòng)最小。

BUFG是具有高扇出的全局時(shí)鐘緩沖器，一般由綜合器自動(dòng)推斷并使用，其和同類原語的RTL結(jié)構(gòu)如圖所示。全局時(shí)鐘是具有高扇出驅(qū)動(dòng)能力的緩沖器，可以將信號連到時(shí)鐘抖動(dòng)可以忽略不計(jì)的全局時(shí)鐘網(wǎng)絡(luò)，BUFG組件還可應(yīng)用于典型的高扇出信號和網(wǎng)絡(luò)，如復(fù)位信號和時(shí)鐘使能信號。如果要對全局時(shí)鐘實(shí)現(xiàn)PLL或DCM等時(shí)鐘管理，則需要手動(dòng)例化該緩沖器。其例化的代碼模板如下所示：

// BUFG： 全局時(shí)鐘緩存（Global Clock Buffer），只能以內(nèi)部信號驅(qū)動(dòng)

// Xilinx HDL庫向?qū)О姹?，ISE 9.1

BUFG BUFG_inst （

.O（O）， //時(shí)鐘緩存輸出信號

.I（I） // /時(shí)鐘緩存輸入信號

）;

// 結(jié)束BUFG_ins模塊的例化過程

BUFG—RTL

BUFG—RTL

4. BUFGCE是帶有時(shí)鐘使能端的全局緩沖。它有一個(gè)輸入I、一個(gè)使能端CE和一個(gè)輸出端O。只有當(dāng)BUFGCE的使能端CE有效（高電平）時(shí)，BUFGCE才有輸出。

5. BUFGMUX是全局時(shí)鐘選擇緩沖，它有I0和I1兩個(gè)輸入，一個(gè)控制端S，一個(gè)輸出端O。當(dāng)S為低電平時(shí)輸出時(shí)鐘為I0，反之為I1。需要指出的是BUFGMUX的應(yīng)用十分靈活，I0和I1兩個(gè)輸入時(shí)鐘甚至可以為異步關(guān)系。

6. BUFGP相當(dāng)于IBUG加上BUFG。

7. BUFGDLL是全局緩沖延遲鎖相環(huán)，相當(dāng)于BUFG與DLL的結(jié)合。BUFGDLL在早期設(shè)計(jì)中經(jīng)常使用，用以完成全局時(shí)鐘的同步和驅(qū)動(dòng)等功能。隨著數(shù)字時(shí)鐘管理單元（DCM）的日益完善，目前BUFGDLL的應(yīng)用已經(jīng)逐漸被DCM所取代。

8. DCM即數(shù)字時(shí)鐘管理單元，主要完成時(shí)鐘的同步、移相、分頻、倍頻和去抖動(dòng)等。DCM與全局時(shí)鐘有著密不可分的聯(lián)系，為了達(dá)到最小的延遲和抖動(dòng)，幾乎所有的DCM應(yīng)用都要使用全局緩沖資源。DCM可以用Xilinx ISE軟件中的Architecture Wizard直接生成。

全局時(shí)鐘資源的使用方法 全局時(shí)鐘資源的使用方法（五種）

1：IBUFG + BUFG的使用方法：

IBUFG后面連接BUFG的方法是最基本的全局時(shí)鐘資源使用方法，由于IBUFG組合BUFG相當(dāng)于BUFGP，所以在這種使用方法也稱為BUFGP方法。

2. IBUFGDS + BUFG的使用方法：

當(dāng)輸入時(shí)鐘信號為差分信號時(shí)，需要使用IBUFGDS代替IBUFG。

3. IBUFG + DCM + BUFG的使用方法：

這種使用方法最靈活，對全局時(shí)鐘的控制更加有效。通過DCM模塊不僅僅能對時(shí)鐘進(jìn)行同步、移相、分頻和倍頻等變換，而且可以使全局時(shí)鐘的輸出達(dá)到無抖動(dòng)延遲。

4. Logic ＋ BUFG的使用方法：

BUFG不但可以驅(qū)動(dòng)IBUFG的輸出，還可以驅(qū)動(dòng)其它普通信號的輸出。當(dāng)某個(gè)信號（時(shí)鐘、使能、快速路徑）的扇出非常大，并且要求抖動(dòng)延遲最小時(shí)，可以使用BUFG驅(qū)動(dòng)該信號，使該信號利用全局時(shí)鐘資源。但需要注意的是，普通IO的輸入或普通片內(nèi)信號進(jìn)入全局時(shí)鐘布線層需要一個(gè)固有的延時(shí)，一般在 10ns左右，即普通IO和普通片內(nèi)信號從輸入到BUFG輸出有一個(gè)約10ns左右的固有延時(shí)，但是BUFG的輸出到片內(nèi)所有單元（IOB、CLB、選擇性塊RAM）的延時(shí)可以忽略不計(jì)為“0”ns。

5． Logic + DCM + BUFG的使用方法：

DCM同樣也可以控制并變換普通時(shí)鐘信號，即DCM的輸入也可以是普通片內(nèi)信號。使用全局時(shí)鐘資源的注意事項(xiàng)全局時(shí)鐘資源必須滿足的重要原則是：使用 IBUFG或IBUFGDS的充分必要條件是信號從專用全局時(shí)鐘管腳輸入。換言之，當(dāng)某個(gè)信號從全局時(shí)鐘管腳輸入，不論它是否為時(shí)鐘信號，都必須使用 IBUFG或IBUFGDS；如果對某個(gè)信號使用了IBUFG或IBUFGDS硬件原語，則這個(gè)信號必定是從全局時(shí)鐘管腳輸入的。如果違反了這條原則，那么在布局布線時(shí)會(huì)報(bào)錯(cuò)。這條規(guī)則的使用是由FPGA的內(nèi)部結(jié)構(gòu)決定的：IBUFG和IBUFGDS的輸入端僅僅與芯片的專用全局時(shí)鐘輸入管腳有物理連接，與普通IO和其它內(nèi)部CLB等沒有物理連接。另外，由于BUFGP相當(dāng)于IBUFG和BUFG的組合，所以BUFGP的使用也必須遵循上述的原則。

審核編輯：何安