91欧美超碰AV自拍|国产成年人性爱视频免费看|亚洲 日韩 欧美一厂二区入|人人看人人爽人人操aV|丝袜美腿视频一区二区在线看|人人操人人爽人人爱|婷婷五月天超碰|97色色欧美亚州A√|另类A√无码精品一级av|欧美特级日韩特级

0
  • 聊天消息
  • 系統(tǒng)消息
  • 評(píng)論與回復(fù)
登錄后你可以
  • 下載海量資料
  • 學(xué)習(xí)在線課程
  • 觀看技術(shù)視頻
  • 寫文章/發(fā)帖/加入社區(qū)
會(huì)員中心
創(chuàng)作中心

完善資料讓更多小伙伴認(rèn)識(shí)你,還能領(lǐng)取20積分哦,立即完善>

3天內(nèi)不再提示

FPGA之選擇多個(gè)jobs能加快實(shí)現(xiàn)速度么?

OpenFPGA ? 來(lái)源:未知 ? 作者:徐起 ? 2021-02-11 11:33 ? 次閱讀
加入交流群
微信小助手二維碼

掃碼添加小助手

加入工程師交流群

在用Vivado對(duì)工程編譯時(shí),會(huì)彈出下面的對(duì)話框:

備注:雖然FPGA不能叫編譯,但很多工程師為了方便起見(jiàn),將綜合+實(shí)現(xiàn)+生成bit文件的過(guò)程統(tǒng)稱為編譯了,這種說(shuō)法大家理解就好。

a9e61696-5841-11eb-8b86-12bb97331649.png

很多工程師都會(huì)選擇多個(gè)jobs進(jìn)行編譯,以為這樣會(huì)更快一些,而且這個(gè)jobs的數(shù)量跟本地CPU的線程數(shù)是一致的,這就更加讓工程師們認(rèn)為這個(gè)選項(xiàng)就是多線程編譯了。

但對(duì)Vivado更加熟悉的工程師,肯定會(huì)知道,Vivado中的多線程是通過(guò)tcl腳本去設(shè)置的,而且目前最大可使用的線程數(shù)是8個(gè),那這個(gè)jobs跟多線程有什么關(guān)系呢?使用多個(gè)jobs能加快編譯速度么?

我們首先來(lái)看jobs的定義,在UG904中這樣寫道:

aa2656c0-5841-11eb-8b86-12bb97331649.png

因此,這個(gè)jobs是我們?cè)谕瑫r(shí)有多個(gè)runs在跑的時(shí)候才起效的,如果只有一個(gè)Design run,那這個(gè)參數(shù)是不起效的。

對(duì)于多線程,在UG904中是這樣說(shuō)的:

aab33568-5841-11eb-8b86-12bb97331649.png

Implementation過(guò)程,最多使用8個(gè)線程,在Windows上,默認(rèn)是2線程;在Linux上,默認(rèn)是8線程;我們可以通過(guò)tcl腳本改變線程數(shù),使用方式為:

set_param general.maxThreads 8

也可以獲取當(dāng)前使用的線程數(shù):

get_param general.maxThreads

為了更直觀的體現(xiàn)jobs和threads的使用方式,下面進(jìn)行慘無(wú)人道的試驗(yàn):

首先,處理器Intel的i7-8700k,6核12線程,下面記錄的時(shí)間僅是Implementation的時(shí)間,不包括Synthesis。

Test1為默認(rèn)的2線程,最大jobs(12)的情況下,需要19min;

Test2把jobs降為1,線程還是2,仍然需要19min,說(shuō)明在只有一個(gè)Design Run的時(shí)候,jobs的數(shù)量不影響編譯時(shí)間;

Test3是采用8線程,jobs跟Test1相同,都是12,此時(shí)需要17min,比默認(rèn)的2線程快了2min;

Test4是在8線程的基礎(chǔ)上,把jobs降為1,此時(shí)還是17min,再次驗(yàn)證了單個(gè)design run時(shí),jobs的數(shù)量不影響編譯時(shí)間;

Test5是總共有6個(gè)Implementation的Design runs,采用8線程12jobs同時(shí)跑;

在下面這個(gè)圖中也可以看出來(lái),此時(shí)CPU的利用率已經(jīng)很高了。

ab6239aa-5841-11eb-8b86-12bb97331649.png

Test6也是6個(gè)Implementation的Design runs,8線程,但jobs設(shè)置為1,此時(shí)可以看出,只有一個(gè)design run在跑,其他都在等待中,要等這個(gè)前一個(gè)跑完后,后面的才會(huì)開(kāi)始。

Test112219min

Test21219min

Test312817min

Test41817min

Test512838min

Test618120min

Numjobsthreadstime

從上面的試驗(yàn),我們可以總結(jié)如下:

對(duì)于單個(gè)design run,jobs的數(shù)量不影響編譯速度;

在Windows上,默認(rèn)的線程數(shù)是2,我們可以通過(guò)tcl來(lái)改變線程數(shù),但每打開(kāi)工程后都要重新設(shè)置一下,多線程會(huì)使綜合實(shí)現(xiàn)的時(shí)間縮短,但效果并不是很明顯;網(wǎng)上有個(gè)工程師說(shuō)本來(lái)2線程1小時(shí)編譯完的工程,用了8線程后,編譯時(shí)間為50分鐘;

在多個(gè)design runs時(shí),jobs的數(shù)量是當(dāng)前可以同時(shí)運(yùn)行的design run的個(gè)數(shù)。

原文標(biāo)題:Vivado中jobs和threads的區(qū)別?選擇多個(gè)jobs能加快實(shí)現(xiàn)速度么?

文章出處:【微信公眾號(hào):OpenFPGA】歡迎添加關(guān)注!文章轉(zhuǎn)載請(qǐng)注明出處。

責(zé)任編輯:haq

聲明:本文內(nèi)容及配圖由入駐作者撰寫或者入駐合作網(wǎng)站授權(quán)轉(zhuǎn)載。文章觀點(diǎn)僅代表作者本人,不代表電子發(fā)燒友網(wǎng)立場(chǎng)。文章及其配圖僅供工程師學(xué)習(xí)之用,如有內(nèi)容侵權(quán)或者其他違規(guī)問(wèn)題,請(qǐng)聯(lián)系本站處理。 舉報(bào)投訴
  • FPGA
    +關(guān)注

    關(guān)注

    1660

    文章

    22416

    瀏覽量

    636569
  • 編譯
    +關(guān)注

    關(guān)注

    0

    文章

    694

    瀏覽量

    35181
  • Vivado
    +關(guān)注

    關(guān)注

    19

    文章

    857

    瀏覽量

    71144

原文標(biāo)題:Vivado中jobs和threads的區(qū)別?選擇多個(gè)jobs能加快實(shí)現(xiàn)速度么?

文章出處:【微信號(hào):Open_FPGA,微信公眾號(hào):OpenFPGA】歡迎添加關(guān)注!文章轉(zhuǎn)載請(qǐng)注明出處。

收藏 人收藏
加入交流群
微信小助手二維碼

掃碼添加小助手

加入工程師交流群

    評(píng)論

    相關(guān)推薦
    熱點(diǎn)推薦

    為何選擇Altera FPGA實(shí)現(xiàn)傳感器接口

    面向多種實(shí)時(shí)邊緣應(yīng)用場(chǎng)景,基于 FPGA 的傳感器解決方案正以卓越的可擴(kuò)展性、后量子密碼 (PQC) 級(jí)安全及 AI 能力脫穎而出。
    的頭像 發(fā)表于 01-19 09:43 ?1657次閱讀
    為何<b class='flag-5'>選擇</b>Altera <b class='flag-5'>FPGA</b><b class='flag-5'>實(shí)現(xiàn)</b>傳感器接口

    【ALINX 教程】FPGA Multiboot 功能實(shí)現(xiàn)——基于 ALINX Artix US+ AXAU25 開(kāi)發(fā)板

    教程目的 本教程介紹如何在 ?ALINX Artix US+ AXAU25 FPGA ?開(kāi)發(fā)板上,通過(guò)? Multiboot ?實(shí)現(xiàn)多個(gè) bitstream 的存儲(chǔ)與動(dòng)態(tài)切換,并在配置失敗時(shí)自動(dòng)回退
    的頭像 發(fā)表于 01-05 15:41 ?1248次閱讀
    【ALINX 教程】<b class='flag-5'>FPGA</b> Multiboot 功能<b class='flag-5'>實(shí)現(xiàn)</b>——基于 ALINX Artix US+ AXAU25 開(kāi)發(fā)板

    把握FPGA增長(zhǎng)浪潮:高增長(zhǎng)垂直領(lǐng)域必然選擇

    的 193.4 億美元,復(fù)合年增長(zhǎng)率(CAGR)高達(dá) 10.5%。FPGA 將在未來(lái)多個(gè)高增長(zhǎng)行業(yè)垂直領(lǐng)域承擔(dān)起更重要的角色。
    的頭像 發(fā)表于 11-30 16:10 ?3280次閱讀
    把握<b class='flag-5'>FPGA</b>增長(zhǎng)浪潮:高增長(zhǎng)垂直領(lǐng)域必然<b class='flag-5'>選擇</b>

    Altera全新推出MAX 10 FPGA封裝新選擇

    Altera 全新推出 MAX 10 FPGA 封裝新選擇,采用可變間距球柵陣列 (VPBGA) 技術(shù)并已開(kāi)始批量出貨,可為空間受限及 I/O 密集型應(yīng)用的設(shè)計(jì)人員帶來(lái)關(guān)鍵技術(shù)優(yōu)勢(shì)。
    的頭像 發(fā)表于 11-10 16:38 ?1860次閱讀
    Altera全新推出MAX 10 <b class='flag-5'>FPGA</b>封裝新<b class='flag-5'>選擇</b>

    如何為你的項(xiàng)目選擇合適的加速度計(jì)?

    在智能科技飛速發(fā)展的今天,從翱翔天空的飛行器到我們手中的智能設(shè)備,對(duì)運(yùn)動(dòng)的精準(zhǔn)感知已成為關(guān)鍵。加速度計(jì),作為測(cè)量加速度和振動(dòng)的核心傳感器,其選型直接決定了項(xiàng)目的成敗。面對(duì)不同的技術(shù)類型,如何才能做出最明智的選擇?本文將帶您了解主
    的頭像 發(fā)表于 11-06 15:32 ?309次閱讀
    如何為你的項(xiàng)目<b class='flag-5'>選擇</b>合適的加<b class='flag-5'>速度</b>計(jì)?

    以太網(wǎng)通訊在FPGA上的實(shí)現(xiàn)

    一、介紹在本項(xiàng)目由于我們需要使用PC實(shí)時(shí)的向FPGA發(fā)送將要識(shí)別的圖片,所以我們最終選擇使用以太網(wǎng)來(lái)從PC向FPGA發(fā)送圖片并暫存在DDR中,下面是對(duì)以太網(wǎng)協(xié)議和硬件實(shí)現(xiàn)的一些介紹。
    發(fā)表于 10-30 07:45

    如何利用Verilog HDL在FPGA實(shí)現(xiàn)SRAM的讀寫測(cè)試

    本篇將詳細(xì)介紹如何利用Verilog HDL在FPGA實(shí)現(xiàn)SRAM的讀寫測(cè)試。SRAM是一種非易失性存儲(chǔ)器,具有高速讀取和寫入的特點(diǎn)。在FPGA實(shí)現(xiàn)SRAM讀寫測(cè)試,包括設(shè)計(jì)SRA
    的頭像 發(fā)表于 10-22 17:21 ?4368次閱讀
    如何利用Verilog HDL在<b class='flag-5'>FPGA</b>上<b class='flag-5'>實(shí)現(xiàn)</b>SRAM的讀寫測(cè)試

    基于FPGA實(shí)現(xiàn)FOC算法PWM模塊設(shè)計(jì)

    哈嘍,大家好,從今天開(kāi)始正式帶領(lǐng)大家從零到一,在FPGA平臺(tái)上實(shí)現(xiàn)FOC算法,整個(gè)算法的框架如下圖所示,如果大家對(duì)算法的原理不是特別清楚的話,可以先去百度上學(xué)習(xí)一下,本教程著重介紹實(shí)現(xiàn)過(guò)程,弱化原理的介紹。那么本文將從PWM模塊
    的頭像 發(fā)表于 07-17 15:21 ?3508次閱讀
    基于<b class='flag-5'>FPGA</b><b class='flag-5'>實(shí)現(xiàn)</b>FOC算法<b class='flag-5'>之</b>PWM模塊設(shè)計(jì)

    基于FPGA的壓縮算法加速實(shí)現(xiàn)

    法的速度。我們將首先使用C語(yǔ)言進(jìn)行代碼實(shí)現(xiàn),然后在Vivado HLS中綜合實(shí)現(xiàn),并最終在FPGA板(pynq-z2)上進(jìn)行硬件實(shí)現(xiàn),同時(shí)于
    的頭像 發(fā)表于 07-10 11:09 ?2407次閱讀
    基于<b class='flag-5'>FPGA</b>的壓縮算法加速<b class='flag-5'>實(shí)現(xiàn)</b>

    請(qǐng)問(wèn)在Windows10下可以安裝USB2.0驅(qū)動(dòng)?

    請(qǐng)問(wèn)在Windows10下可以安裝USB2.0驅(qū)動(dòng)?為什么HID的實(shí)例無(wú)法運(yùn)行,且用燒錄程序后,這樣顯示,具體告知如何正確導(dǎo)入hid_kd程序,如何讓CY7C68013實(shí)現(xiàn)HID
    發(fā)表于 06-03 10:22

    FPGA從0到1學(xué)習(xí)資料集錦

    FPGA實(shí)現(xiàn),使用非常靈活。而且在大容量的 FPGA 中還可以集成多個(gè)軟 core,實(shí)現(xiàn)多核并行處理。硬 core是在特定的
    發(fā)表于 05-13 15:41

    適用于Versal的AMD Vivado 加快FPGA開(kāi)發(fā)完成Versal自適應(yīng)SoC設(shè)計(jì)

    設(shè)計(jì)、編譯、交付,輕松搞定。更快更高效。 Vivado 設(shè)計(jì)套件提供經(jīng)過(guò)優(yōu)化的設(shè)計(jì)流程,讓傳統(tǒng) FPGA 開(kāi)發(fā)人員能夠加快完成 Versal 自適應(yīng) SoC 設(shè)計(jì)。 面向硬件開(kāi)發(fā)人員的精簡(jiǎn)設(shè)計(jì)流程
    的頭像 發(fā)表于 05-07 15:15 ?1337次閱讀
    適用于Versal的AMD Vivado  <b class='flag-5'>加快</b><b class='flag-5'>FPGA</b>開(kāi)發(fā)完成Versal自適應(yīng)SoC設(shè)計(jì)

    如何提高弧光保護(hù)裝置的動(dòng)作速度

    ,提高故障判斷的速度和準(zhǔn)確性。 提升硬件性能:選用響應(yīng)速度更快的弧光傳感器,確保迅速感知弧光的產(chǎn)生并輸出信號(hào);同時(shí),配備高性能的主控單元和通信模塊,加快信號(hào)處理和傳輸
    發(fā)表于 05-06 10:09

    EM儲(chǔ)網(wǎng)關(guān) ZWS智慧儲(chǔ)云應(yīng)用(8) — 電站差異化支持

    面對(duì)不同項(xiàng)目、種類繁多的儲(chǔ)產(chǎn)品,如何在儲(chǔ)云平臺(tái)上進(jìn)行電站差異化支持尤為關(guān)鍵,ZWS智慧儲(chǔ)云從多方面支持儲(chǔ)電站差異化。簡(jiǎn)介隨著行業(yè)發(fā)展,市場(chǎng)“內(nèi)卷”之下,各大儲(chǔ)
    的頭像 發(fā)表于 03-14 11:38 ?914次閱讀
    EM儲(chǔ)<b class='flag-5'>能</b>網(wǎng)關(guān) ZWS智慧儲(chǔ)<b class='flag-5'>能</b>云應(yīng)用(8) — 電站差異化支持

    揭秘安科瑞儲(chǔ)+并網(wǎng)逆流保護(hù)裝置選擇

    一、背景 在當(dāng)今能源轉(zhuǎn)型的大背景下,儲(chǔ)技術(shù)與并網(wǎng)柜的應(yīng)用日益廣泛。其儲(chǔ)產(chǎn)品和并網(wǎng)柜防逆流裝置備受關(guān)注。那么,究竟在實(shí)際應(yīng)用中,應(yīng)該選擇哪種設(shè)備來(lái)實(shí)現(xiàn)儲(chǔ)能與并網(wǎng)柜的高效配合呢?這需要
    的頭像 發(fā)表于 03-10 13:47 ?804次閱讀
    揭秘安科瑞儲(chǔ)<b class='flag-5'>能</b>+并網(wǎng)逆流保護(hù)裝置<b class='flag-5'>選擇</b>!