在高速信號中，Serdes、DDR技術已經成為現(xiàn)階段成熟的主流技術。無論是傳統(tǒng)的通信業(yè)務，還是火熱的汽車電子、自動駕駛技術，Serdes、DDR技術的相關信號問題都可以歸類到信號完整性。 隨著系統(tǒng)級封裝技術的不斷成熟，系統(tǒng)集成度不斷提高，封裝中采用Serdes、DDR的技術越來越多。然而，在帶來高速信號傳輸?shù)耐瑫r，也帶了串擾、噪聲等相關問題亟待解決。如何能夠快速解決其中的信號完整性問題成為了工程師完善產品的重要一環(huán)。 芯和半導體針對這一問題，獨家開發(fā)了Xpeedic Hermes SI工具，它可以快速實現(xiàn)封裝、Serdes、DDR結構的三維建模，同時進行快速精確的電磁場聯(lián)合仿真，分析并解決所帶來的信號完整性問題。

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Metis建模及仿真流程

1.導入設計文件

在Hermes SI工具中，可直接導入Cadence的設計文件（.mcm/.sip/.brd）、ODB++文件、以及DXF和GDS文件。本案例中選擇.mcm的設計文件進行建模。如圖1，選擇打開.mcm文件后，軟件會自動生成對應的三維模型。其中的疊層屬性也會隨著設計文件一并導入進來。

圖1導入.mcm文件（已模糊處理）

2.模型切割

導入模型后，進行Serdes部分和DDR部分的模型切割，把信號走線的部分提煉出來單獨仿真。切割模型時有手動切割、自動切割選項，這里根據(jù)軟件自動切割功能，提取出差分對Serdes的差分對和DDR的走線部分。并根據(jù)走線添加相應的PORT端口。

3.Stackup及Port修改

如果根據(jù)需要，軟件支持疊層信息與端口的修改。在模型生成后，點擊工程樹下的Stack up可以修改與編輯疊層信息。同樣，點擊工程樹下的Port可以修改與編輯端口信息。

圖3 疊層及端口管理

4.仿真環(huán)境設置

Hermes SI可設置仿真頻率范圍和頻率間隔。同時支持多核多線程計算，可以提高仿真效率。在設置好網(wǎng)格和仿真器后，就可以進行仿真等待結果。

5.仿真結果查看

此案例中，針對Serdes部分和DDR部分提出了相應指標的要求，根據(jù)結果與指標進行比對。Serdes指標要求：8GHz以下，S21>-1dB，S11<-15dB，差分對間串擾小于-40dB；DDR指標要求：滿足所有DDR信號間串擾小于-30dB。

圖5Serdes部分S11與S21結果

圖6Serdes部分及DDR部分串擾結果

根據(jù)結果表明：S21>-1dB指標不滿足需求，可以進行優(yōu)化。這里采用優(yōu)化反焊盤的方式，增大反焊盤尺寸。

6.設計優(yōu)化

在padstack中，建立新的反焊盤，使用大4mil的尺寸代替原來的反焊盤。使用新舊兩種反焊盤的仿真結果進行對比，可以看出增加反焊盤后，8GHz之前的S21結果得到改善。

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總結

本文介紹了一種采用芯和半導體的Hermes SI工具進行封裝中Serdes與DDR建模仿真的方法。通過導入設計文件并切割后，快速建立封裝中的三維模型。設置好端口與仿真環(huán)境后，進行仿真。通過比對指標，將Serdes部分設計進行優(yōu)化后，完善了指標。此案例可以讓設計人員在設計封裝時，提高整體可靠性。軟件建模便捷，極大地降低了人員操作的繁瑣性。

原文標題：怎樣實現(xiàn) “高速Serdes及DDR的封裝設計仿真”？

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責任編輯：haq