前言：本文我們介紹下ADC采樣時(shí)鐘的抖動(dòng)（Jitter）參數(shù)對(duì)ADC采樣的影響，主要介紹以下內(nèi)容：

時(shí)鐘抖動(dòng)的構(gòu)成

時(shí)鐘抖動(dòng)對(duì)ADC SNR的影響

如何計(jì)算時(shí)鐘抖動(dòng)

如何優(yōu)化時(shí)鐘抖動(dòng)

1.采樣理論

高速ADC使用外部輸入時(shí)鐘對(duì)模擬輸入信號(hào)進(jìn)行采樣，如圖1所示。圖中顯示了輸入采樣時(shí)鐘抖動(dòng)示意圖。

圖1、ADC采樣

輸入模擬信號(hào)的頻率越高，由于時(shí)鐘抖動(dòng)導(dǎo)致的采樣信號(hào)幅度變化越大，這點(diǎn)在圖2中顯示的非常明顯。輸入信號(hào)頻率為F2=100MHz時(shí)，采樣幅度變化如圖紅色虛線所示，明顯大于輸入信號(hào)F1=10MHz時(shí)采樣幅度的變化。

圖2、時(shí)鐘抖動(dòng)對(duì)不同頻率輸入模擬信號(hào)的影響

2.采樣時(shí)鐘抖動(dòng)

采樣時(shí)鐘抖動(dòng)主要由兩部分組成：

外部輸入時(shí)鐘抖動(dòng)

ADC孔徑抖動(dòng)

圖3、時(shí)鐘抖計(jì)算公式

時(shí)鐘沿速率越快，帶來的時(shí)鐘抖動(dòng)越小，同時(shí)也會(huì)增加PCB設(shè)計(jì)難度。

圖4、時(shí)鐘抖動(dòng)構(gòu)成

3.時(shí)鐘抖動(dòng)對(duì)SNR的影響

由于時(shí)鐘抖動(dòng)對(duì)ADC信噪比SNR的影響由圖5所示公式計(jì)算。在圖5中，可以看到時(shí)鐘抖動(dòng)對(duì)高頻模擬輸入信號(hào)影響更大。

圖5、時(shí)鐘抖動(dòng)對(duì)SNR的影響

ADC噪聲下限SNR一般由三部分構(gòu)成：

ADC量化噪聲

ADC熱噪聲

抖動(dòng)衰減

圖6、ADC噪聲下限計(jì)算

4.計(jì)算抖動(dòng)的幅度

時(shí)鐘抖動(dòng)通過對(duì)時(shí)鐘信號(hào)的相位噪聲進(jìn)行積分運(yùn)算得到。典型的計(jì)算應(yīng)用要求如圖7所示。

圖7、典型的時(shí)鐘抖動(dòng)計(jì)算要求

積分上限一般由以下因素限制：

時(shí)鐘濾波器帶寬

ADC時(shí)鐘輸入帶寬

ADC采樣速率

圖8、時(shí)鐘頻率偏移對(duì)應(yīng)的抖動(dòng)值

5.SRN在頻率的影響

在采樣過程中，時(shí)鐘信號(hào)相位噪聲被加到輸入信號(hào)中。輸入信號(hào)頻率越高，相位噪聲幅度越大，越大的相位噪聲會(huì)導(dǎo)致越大的ADC噪聲下限惡化，降低ADC有效分辨率。

圖9、相位噪聲在頻率的頻譜圖

6.為什么時(shí)鐘抖動(dòng)/相位噪聲如此關(guān)鍵

典型的接收機(jī)在“阻塞條件”下的性能包括兩個(gè)方面：

一是，接收機(jī)需要在噪聲背景下檢測(cè)出想要的小信號(hào)

二是，在帶內(nèi)有大的干擾無法濾除，此干擾會(huì)影響小信號(hào)檢測(cè)

圖10、時(shí)鐘抖動(dòng)增強(qiáng)帶內(nèi)干擾影響

7.如何優(yōu)化時(shí)鐘抖動(dòng)性能

為了使給定ADC的信噪比性能最大化，系統(tǒng)設(shè)計(jì)者可以采取幾個(gè)步驟：

使用低抖動(dòng)/相位噪聲時(shí)鐘源

使用低插入損耗的帶通濾波器限制寬帶噪聲衰減

確保時(shí)鐘振幅足夠且不會(huì)降低ADC孔徑抖動(dòng)

編輯：jq