俗話說，一畫勝千言；由此推算，一段視頻足以洞若觀火。

Cadence 發(fā)布了面向 PCI Express (PCIe) 5.0 系統(tǒng)的 SoC 硅芯片演示視頻，這個視頻將向您介紹我們?nèi)绾伟炎钋把氐募夹g(shù)應(yīng)用到 TSMC 先進(jìn) FinFET 工藝上，為市場帶來一款極具競爭力的低功耗解決方案，并采用業(yè)界最新的測試方案進(jìn)行測試。

這一 PCIe 系統(tǒng)解決方案由 Cadence PCIe 5.0 的 PHY 和雙模（支持 RC 和 EP）控制器組成，同時我們在硅芯片中實現(xiàn)和驗證了高達(dá) 8-lane 的鏈路寬度。

在過去的 PCIe 規(guī)范下，測試由 PHY 的硅芯片和基于 FPGA 的控制器組成的 PCIe 系統(tǒng)是可行的。

但是，隨著協(xié)議所需帶寬的增加，PHY 與控制器間的 PIPE 接口速度越來越快，以及控制器本身也需要以更高的速度運行，基于 FPGA 的多通道滿速運行解決方案變得越來越不切實際。

通過 SoC 硅芯片來驗證完整的 PCIe 協(xié)議棧充分展示出 Cadence 作為一家 IP 提供商值得信賴的交付能力。

迄今為止，Cadence 已經(jīng)為多代 PCIe 協(xié)議開發(fā)了完整的解決方案。

完整的片上子系統(tǒng)讓我們可以輕松地在現(xiàn)已問世的服務(wù)器平臺上進(jìn)行測試，這一點對新標(biāo)準(zhǔn)的開發(fā)至關(guān)重要。

Cadence 正準(zhǔn)備向客戶與合作伙伴開放這一平臺。

與業(yè)界合作伙伴共同展開硅片測試

測試服務(wù)供應(yīng)商正在基于我們的 SoC 芯片來積極評估新標(biāo)準(zhǔn)下的測試方案和產(chǎn)品。

同時我們已經(jīng)使用這一 SoC 平臺在目前已經(jīng)問世的先進(jìn)平臺上成功測試了關(guān)鍵參數(shù)的合規(guī)性。

我們期待在更多的服務(wù)器平臺問世后，繼續(xù)進(jìn)行更廣泛的互聯(lián)互通測試。面向 PCIe 5.0 的官方合規(guī)項目將在未來一年或稍晚啟動，讓我們拭目以待！

原文標(biāo)題：首睹真容：面向PCIe 5.0的Cadence子系統(tǒng)SoC演示

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