3DIC架構(gòu)并非新事物，但因其在性能、成本方面的優(yōu)勢(shì)及其將異構(gòu)技術(shù)和節(jié)點(diǎn)整合到單一封裝中的能力，這種架構(gòu)越來越受歡迎。隨著開發(fā)者希望突破傳統(tǒng)二維平面IC架構(gòu)的復(fù)雜度和密度限制，3D集成提供了引入更多功能和增強(qiáng)性能的機(jī)會(huì)，同時(shí)可滿足尺寸限制與成本要求。

3D結(jié)構(gòu)有許多優(yōu)點(diǎn)，例如性能通常由訪問內(nèi)存所需的時(shí)間和功耗決定。通過3D集成，存儲(chǔ)器和邏輯電路可以集成到單個(gè)3D堆棧中。這種方法通過微間距互連大大增加了內(nèi)存總線的寬度，同時(shí)通過縮短互連線路減少了傳播延遲。這種連接可以使3D設(shè)計(jì)的內(nèi)存訪問帶寬達(dá)到幾十Tbps，而領(lǐng)先的2D設(shè)計(jì)帶寬僅能達(dá)到數(shù)百Gbps。

從成本角度講，配有不同部件的大型系統(tǒng)在芯片實(shí)現(xiàn)方面有多種優(yōu)點(diǎn)。異構(gòu)集成并不是將整個(gè)芯片放置在最復(fù)雜或最昂貴的技術(shù)節(jié)點(diǎn)上，而是針對(duì)系統(tǒng)的不同部分使用“恰當(dāng)”節(jié)點(diǎn)。例如，先進(jìn)節(jié)點(diǎn)僅用于系統(tǒng)的關(guān)鍵部分，而成本較低的節(jié)點(diǎn)則用于不太關(guān)鍵的部分。

增加垂直維度改變了集成電路設(shè)計(jì)策略

由于設(shè)計(jì)必須從3D角度考慮，而不是僅考慮典型2D平面設(shè)計(jì)的x、y，因此，必須增加z維度進(jìn)行全面管理——從架構(gòu)設(shè)計(jì)到邏輯驗(yàn)證和路由連接——包括凸塊和通硅孔（TSV）、熱量和電源分配網(wǎng)絡(luò)（PDN）的新權(quán)衡（例如基于中介層與3D堆棧、邏輯內(nèi)存與內(nèi)存邏輯，以及混合鍵合與凸塊），優(yōu)化PPA仍然是一個(gè)關(guān)鍵指導(dǎo)因素。然而，由于3DIC的出現(xiàn)實(shí)現(xiàn)了立方毫米優(yōu)化，因?yàn)椴粌H僅考慮兩個(gè)方向，而且在所有的權(quán)衡決策中還必須考慮垂直維度。

更為復(fù)雜的是，3DIC的集成度更高，傳統(tǒng)電路板和手工封裝技術(shù)已經(jīng)不合時(shí)宜，例如高速互連的凸塊布局和定制布局，這導(dǎo)致了額外的瓶頸出現(xiàn)。最重要的是，以前不同學(xué)科之間的相互依賴性現(xiàn)在則需要在聯(lián)合設(shè)計(jì)方法（人員和工具）中予以考慮，這涉及到設(shè)計(jì)IP、芯片封裝、架構(gòu)、實(shí)現(xiàn)和系統(tǒng)分析等所有階段。

采取芯片優(yōu)先的方法

盡管采用與印刷電路板（PCB）設(shè)計(jì)類似的方式考慮3D架構(gòu)似乎是一種顯而易見的選擇，但3DIC最好采用芯片優(yōu)先的方法——即優(yōu)化（整個(gè)芯片的）設(shè)計(jì)IP并共同設(shè)計(jì)芯片系統(tǒng)和封裝方法。在3DIC方法中，新思科技正在將IC設(shè)計(jì)的關(guān)鍵概念和創(chuàng)新成果引入3DIC領(lǐng)域。這需要考察3DIC的各個(gè)方面，例如架構(gòu)設(shè)計(jì)、將高度自動(dòng)化能力引入手動(dòng)任務(wù)中、擴(kuò)展解決方案以支持高級(jí)封裝的高集成度，以及將簽核分析集成到設(shè)計(jì)流程中。

3DIC將封裝（過去采用類似PCB的工具進(jìn)行管理）與芯片集成在一起。PCB工具沒有連接在一起，無法適應(yīng)規(guī)模和工藝的復(fù)雜性。典型的PCB中可能有10，000個(gè)接點(diǎn)。但在復(fù)雜的3DIC中，接點(diǎn)數(shù)量很快會(huì)達(dá)到數(shù)十億，規(guī)模遠(yuǎn)遠(yuǎn)超出了過去以PCB為中心的方法所能管理的范圍。對(duì)于以IP優(yōu)化方式堆疊的裸晶，現(xiàn)有的PCB工具無法提供幫助。此外，PCB工具不能利用RTL或系統(tǒng)設(shè)計(jì)決策?，F(xiàn)實(shí)情況是，單一的設(shè)計(jì)工具不可能處理3DIC的所有方面（IP、芯片、中介層、封裝），這對(duì)完整堆棧的組裝和可視化提出了迫切的需求。

新思科技3DIC Compiler作為一個(gè)為3DIC系統(tǒng)集成和優(yōu)化而構(gòu)建的平臺(tái)可以做到這些。該解決方案專注于多芯片系統(tǒng)，如硅片上芯片中介層（2.5D）、晶片上芯片、晶片上晶片、芯片上芯片和3D SoC。

PPA三要素

通常，在想到大型的復(fù)雜SoC時(shí)，首先考慮優(yōu)化的是面積。芯片開發(fā)者希望在芯片中集成盡可能多的功能，并提供盡可能高的性能。但隨后，所需的功耗和熱量始終要符合要求，特別是在移動(dòng)、可穿戴AR和物聯(lián)網(wǎng)等應(yīng)用領(lǐng)域（在數(shù)據(jù)中心的高性能計(jì)算等領(lǐng)域也越來越重要，因?yàn)榭傮w能耗也是優(yōu)先考慮的事項(xiàng)）。實(shí)現(xiàn)3D結(jié)構(gòu)使開發(fā)者能夠持續(xù)增加產(chǎn)品的功能，而不會(huì)超過占位面積和高度的限制，同時(shí)還降低芯片成本。

但是，單獨(dú)的工具只能解決設(shè)計(jì)3DIC時(shí)的部分復(fù)雜挑戰(zhàn)。這就形成了巨大的設(shè)計(jì)反饋回路，無法及時(shí)將這些反饋整合在一起，形成每立方毫米最佳PPA的最佳解決方案。在多裸晶環(huán)境中，必須對(duì)整個(gè)系統(tǒng)進(jìn)行分析和優(yōu)化。孤立地對(duì)單個(gè)裸晶進(jìn)行功耗和熱量分析是不夠的。更有效的解決方案是采用統(tǒng)一的平臺(tái)，將整個(gè)系統(tǒng)的信號(hào)、功耗和熱量分析整合到單個(gè)緊密耦合的解決方案中。

這正是3DIC Compiler的用武之地——通過一套完整的功耗和熱量分析能力實(shí)現(xiàn)早期分析。該解決方案通過全面的自動(dòng)化功能減少了迭代次數(shù)，同時(shí)提供功耗完整性、熱量和噪聲感知優(yōu)化。這有助于開發(fā)者更好地了解系統(tǒng)性能，并圍繞系統(tǒng)架構(gòu)、在何處插入TSV以及最高效的裸晶堆疊方法進(jìn)行探索。另外，它還有助于更有效地了解如何將各種設(shè)計(jì)要素組合在一起，甚至以某些方式將設(shè)計(jì)工程師與傳統(tǒng)的2D設(shè)計(jì)技術(shù)聯(lián)系起來。

3DIC是實(shí)現(xiàn)每立方毫米最佳PPA的理想平臺(tái)

通過將硅片垂直堆疊到單個(gè)封裝器件中，3DIC不斷證明其在性能、功耗和面積方面能夠持續(xù)支持摩爾定律。

盡管使用集成設(shè)計(jì)平臺(tái)設(shè)計(jì)3D架構(gòu)時(shí)會(huì)出現(xiàn)新的細(xì)微差異，但以最低功耗實(shí)現(xiàn)最高性能的可能性使3D架構(gòu)成為極具吸引力的選擇。隨著芯片開發(fā)者努力實(shí)現(xiàn)每立方毫米的最佳PPA，3DIC必將得到更廣泛的應(yīng)用。

編輯：jq