介紹

大型時(shí)鐘樹通過多個(gè)時(shí)鐘設(shè)備、使用多種傳輸線類型以及跨多個(gè)板和同軸電纜來路由時(shí)鐘信號(hào)的情況并不少見。即使遵循最佳實(shí)踐，這些媒體中的任何一種都可能引入大于 10 ps 的時(shí)鐘偏移。然而，在某些應(yīng)用中，希望所有時(shí)鐘信號(hào)都實(shí)現(xiàn)小于 1 ps 的偏移。其中一些應(yīng)用包括相控陣、MIMO、雷達(dá)、電子戰(zhàn) （EW）、毫米波成像、微波成像、儀器儀表和軟件定義無線電 （SDR）。

本文確定了設(shè)計(jì)過程、制造過程和應(yīng)用環(huán)境中可能導(dǎo)致 1 ps 或更多時(shí)鐘偏移的幾個(gè)關(guān)注領(lǐng)域。關(guān)于這些關(guān)注領(lǐng)域，將提供一些建議、示例和經(jīng)驗(yàn)法則，以幫助讀者直觀地了解時(shí)鐘偏差錯(cuò)誤的根本原因和幅度。

傳輸線的延遲方程

提供了一個(gè)方程列表，用于估計(jì)單個(gè)時(shí)鐘路徑的傳播延遲 （τpd） 和多個(gè)時(shí)鐘路徑的增量傳播延遲 （Δτpd） 或環(huán)境條件的變化。在大型時(shí)鐘樹應(yīng)用中，時(shí)鐘走線之間的 Δτpd 是整個(gè)系統(tǒng)時(shí)鐘偏差的一部分。公式 1 和公式 2 提供了控制傳輸線 τpd 的兩個(gè)主要變量：傳輸線的物理長(zhǎng)度 （？） 和有效介電常數(shù) （？eff）。參考公式 1，vp 表示傳輸線相速度，VF 表示速度因子 （%），c 表示光速 （299，792，458 m/s）。

傳輸線介電材料具有隨溫度變化的特性。介電常數(shù)的溫度系數(shù) （TCDk） 通常以百萬分之幾 （ppm） 與溫度的相變 （Δ？ppm） 曲線圖形式提供，其中 Δ？ppm 值將所需溫度下的相位與所需溫度下的相位進(jìn)行比較參考溫度，通常為 25°C。對(duì)于已知的溫度、Δ？ppm 和傳輸線長(zhǎng)度，公式 4 估計(jì)了傳播延遲相對(duì)于參考溫度的變化。

同軸電纜介電材料具有隨電纜彎曲而變化的特性。電纜彎曲的半徑和角度決定了有效介電常數(shù)的變化。通常，這是通過比較特定電纜彎曲與直線電纜的相位來提供相位變化 （Δθdeg）。對(duì)于已知的 Δ？deg、信號(hào)頻率 （f） 和電纜彎曲，公式 5 估計(jì)傳播延遲的變化。

延遲變化注意事項(xiàng)

輸電線路選擇

建議：為獲得多條走線之間的最佳延遲匹配結(jié)果，請(qǐng)匹配走線長(zhǎng)度和傳輸線類型。

經(jīng)驗(yàn)法則：

兩條走線長(zhǎng)度之間 1 mm 的差異相當(dāng)于 Δτpd ~6 ps（兩條走線長(zhǎng)度之間的 6 mil 差異相當(dāng)于 Δτpd ~1 ps）。

帶狀線比微帶或?qū)w支持的共面波導(dǎo) （CB-CPW） 慢約 1 ps/mm。

不同的傳輸線類型產(chǎn)生不同的 ？eff 和 vp。使用公式 2，這意味著相同物理長(zhǎng)度的不同傳輸類型具有不同的 τpd。表 1 和圖 1 提供了三種常見傳輸線類型（CB-CPW、微帶線和帶狀線）的仿真結(jié)果，突出了 ？eff、vp 和 τpd 的差異。該模擬估計(jì) 10 cm CB-CPW 跡線的 τpd 比相同長(zhǎng)度的帶狀線跡線大 100 ps。使用 Rogers Corporation 的微波阻抗計(jì)算器生成模擬。

表 1. 圖 1 的 Rogers 4003C 仿真結(jié)果

Rogers 4003C 的相對(duì)磁導(dǎo)率 （Δr），也稱為介電常數(shù) （Dk），為 3.55。在表 1 中，注意 CB-CPW 和微帶線具有較低的 ？eff，因?yàn)樗鼈儽┞对诳諝庵?，?？r = 1。

匹配傳輸線類型。

并非總是可以在同一層或使用相同的傳輸線類型路由所有延遲匹配的信號(hào)。表 2 提供了為不同走線選擇傳輸線類型的一些通用注意事項(xiàng)。如果需要為不同的傳輸線類型匹配 τpd，最好使用電路板模擬工具，而不是手動(dòng)計(jì)算和經(jīng)驗(yàn)法則。

表 2. 廣義傳輸線注意事項(xiàng)

傳輸線通孔

建議：如果信號(hào)路徑有過孔，請(qǐng)記住在計(jì)算傳播延遲時(shí)包括兩個(gè)相關(guān)信號(hào)層之間的過孔長(zhǎng)度。

對(duì)于粗略的傳播延遲計(jì)算，假設(shè)連接兩個(gè)信號(hào)層的通孔長(zhǎng)度與傳輸線具有相同的相速度。例如，連接 62 mm 厚板的頂部和底部信號(hào)層的通孔將導(dǎo)致額外的 τpd ~10 ps。

相鄰跡線、差分和單端信號(hào)建議：跡線之間至少保持一個(gè)線寬，以避免 ？eff 發(fā)生顯著變化。

經(jīng)驗(yàn)法則：

100 Ω 差分信號(hào)（奇模式）比 50 Ω 單端信號(hào)快。

緊密間隔的同相 50 Ω 單端信號(hào)（偶數(shù)模式）比單個(gè) 50 Ω 單端信號(hào)慢。

間隔很近的相鄰走線的信號(hào)方向會(huì)改變 Δeff，從而改變等長(zhǎng)走線之間的延遲匹配。圖 2 和表 3 提供了兩條邊緣耦合微帶走線與單個(gè)微帶走線的仿真。該仿真估計(jì)兩條 10 cm 邊緣耦合偶模走線的 τpd 比單獨(dú)的單條走線大 16 ps相同的長(zhǎng)度。

當(dāng)試圖將單端 τpd 與差分 τpd 匹配時(shí)，模擬兩條路徑的相速度很重要。在時(shí)鐘應(yīng)用中，當(dāng)嘗試發(fā)送與差分參考或時(shí)鐘信號(hào)時(shí)間對(duì)齊的 CMOS 同步或 SYSREF 請(qǐng)求信號(hào)時(shí)，可能會(huì)發(fā)生這種情況。增加差分信號(hào)路徑之間的間距會(huì)在差分信號(hào)和單端信號(hào)之間產(chǎn)生更緊密的相速度匹配。然而，這是以差分信號(hào)的共模噪聲抑制為代價(jià)的，它將時(shí)鐘抖動(dòng)保持在最低限度。

同樣重要的是要指出緊密間隔的同相信號(hào)（偶模）會(huì)增加 Δeff，從而導(dǎo)致更長(zhǎng)的 τpd。當(dāng)單端信號(hào)的多個(gè)副本緊密地路由在一起時(shí)，就會(huì)發(fā)生這種情況。

表 3. 相鄰跡線與隔離跡線

相鄰跡線與隔離跡線。

延遲匹配與頻率

建議：為盡量減少與頻率相關(guān)的延遲匹配誤差，請(qǐng)選擇低 Dk、低耗散因數(shù) （DF） 材料（Dk 《3.7，DF 《0.005）。DF 也稱為損耗角正切 （tan δ）（參見公式 6）。對(duì)于多 GHz 跡線，避免使用包含鎳的電鍍技術(shù)。

由于抵消變量，將信號(hào)延遲與不同頻率信號(hào)的皮秒級(jí)匹配具有挑戰(zhàn)性。圖 3 顯示，隨著頻率的增加，介電常數(shù)通常會(huì)降低。根據(jù)上面的等式 1 和 2，隨著頻率的增加，這種行為會(huì)產(chǎn)生更小的 τpd。根據(jù)公式 3 和圖 3，1 中的 Roger 材料，10 cm 跡線上 1 GHz 和 20 GHz 正弦波之間的 Δτpd 大約為 4 ps。

圖 3 還顯示信號(hào)衰減隨著頻率的增加而增加，與基音相比，方波的高次諧波衰減更大。這種過濾發(fā)生的程度將導(dǎo)致不同級(jí)別的上升 （τR） 和下降 （τF） 時(shí)間。τR 或 τF 的變化將波形作為總延遲的變化呈現(xiàn)給接收設(shè)備的時(shí)鐘輸入，總延遲由跡線的 τpd 和信號(hào)的 τR/2 或 τF/2 組成。此外，不同頻率的方波也可能具有不同的群延遲。由于這些原因，在估計(jì)不同頻率之間的延遲匹配時(shí)，方波比正弦波更具挑戰(zhàn)性。

要更好地了解衰減（以 dB/ft 為單位的 α）與頻率的關(guān)系，請(qǐng)參閱公式 7 和公式 8 以及本文中提供的參考資料 2、3、4、5，其中介紹了損耗角正切 （δ） 和皮膚影響。這些參考文獻(xiàn)中的一個(gè)關(guān)鍵點(diǎn)是趨膚效應(yīng)減小了公式 8 中的面積 （A），從而增加了線路電阻 （R）。3 為避免在高頻時(shí)由于趨膚效應(yīng)導(dǎo)致過度衰減，請(qǐng)避免使用鎳的電鍍技術(shù)，例如金 （SMOG） 和化學(xué)鍍鎳浸金 （ENIG） 上的阻焊層。4，5 避免鎳的電鍍技術(shù)的一個(gè)例子是裸銅上的阻焊層 （SMOBC）?？偠灾?，選擇低 Dk/DF 材料，避免使用鎳的電鍍技術(shù)，并在關(guān)鍵走線上運(yùn)行板級(jí)延遲仿真，以改善不同頻率的延遲匹配。

Dk 和 DF 與頻率的關(guān)系。1

延遲匹配與溫度

建議：為 PCB 和電纜選擇溫度穩(wěn)定的介電材料。溫度穩(wěn)定的電介質(zhì)通常具有 Δδppm 《50 ppm。

介電常數(shù)隨溫度變化，這會(huì)導(dǎo)致傳輸線的 τpd 發(fā)生變化。公式 4 計(jì)算介電常數(shù)隨溫度變化的 Δτpd。

通常，PCB 材料分為兩類：編織玻璃 （WG） 或無紡玻璃。由于玻璃的 Dk = 6，機(jī)織玻璃材料通常更便宜并表現(xiàn)出更高的 Dk。圖 4 比較了各種不同材料的 Dk 變化。圖 4 突出顯示，一些 PTFE/WG 基材料在 10°C 和 25°C 之間具有陡峭的 TCDk。

使用公式 3 和圖 4，表 4 計(jì)算了不同 PCB 材料上 10 cm 帶狀線跡線在 25°C 至 0°C 溫度變化時(shí)的 Δτpd。在需要在不同溫度下跨多條跡線匹配 τpd 的系統(tǒng)中，PCB 材料選擇會(huì)導(dǎo)致 10 cm 跡線之間的 τpd 失配數(shù)皮秒。

同軸電纜電介質(zhì)也有類似的 TCDk 問題。同軸電纜長(zhǎng)度通常遠(yuǎn)大于 PCB 走線長(zhǎng)度，這將導(dǎo)致隨溫度變化的 Δτpd 大得多。當(dāng)溫度從 25°C 變?yōu)?0°C 時(shí)，使用具有相同特性（如表 4 第 2 列所示）的兩條 1 米長(zhǎng)的電纜會(huì)產(chǎn)生 25 ps 的 τpd 失配。

表 4 假設(shè) 10 cm 跡線長(zhǎng)度的溫度恒定。在實(shí)際情況中，溫度在走線或同軸電纜的長(zhǎng)度上可能不是恒定的，這使得分析比上面討論的情況更復(fù)雜。

變化與溫度.1

表 4. 10 cm 帶狀線的 Δτpd，25°C 至 0°C

延遲匹配電纜

建議：了解購買延遲匹配電纜與校準(zhǔn)程序的開發(fā)成本之間的成本權(quán)衡，以電子方式調(diào)整延遲失配。

根據(jù)作者的經(jīng)驗(yàn)，比較來自同一供應(yīng)商的相同長(zhǎng)度和材料的同軸電纜會(huì)導(dǎo)致 5 ps 到 30 ps 范圍內(nèi)的延遲失配。根據(jù)與電纜供應(yīng)商的討論，該范圍是電纜切割、SMA 安裝和 Dk 的批次間變化期間發(fā)生變化的結(jié)果。

許多同軸電纜制造商在 1 ps、2 ps 或 3 ps 的預(yù)定匹配延遲窗口內(nèi)提供相位匹配電纜。電纜的價(jià)格通常會(huì)隨著延遲匹配精度的提高而增加。為了制造 《3 ps 延遲匹配電纜，制造商通常在其電纜制造過程中添加幾個(gè)延遲測(cè)量和電纜切割步驟。對(duì)于電纜制造商來說，這些增加的步驟會(huì)導(dǎo)致制造成本和產(chǎn)量損失的增加。

延遲匹配與電纜彎曲

建議：在選擇電纜材料時(shí)，請(qǐng)了解溫度引起的延遲偏移與電纜彎曲引起的延遲偏移之間的權(quán)衡。

彎曲同軸電纜會(huì)導(dǎo)致不同的信號(hào)延遲。電纜供應(yīng)商數(shù)據(jù)表通常指定特定彎曲半徑和頻率下 90° 彎曲的相位誤差。例如，8° 的相位變化可以指定為在 18 GHz 時(shí)彎曲 90°。使用公式 5，這大致計(jì)算為 1.2 ps 延遲。

延遲匹配與 SMA 安裝和選擇PCB 邊緣安裝 SMA 安裝的變化會(huì)增加時(shí)鐘路徑之間的延遲失配，如圖 5 所示。這種性質(zhì)的誤差通常不會(huì)被測(cè)量，因此難以量化。但是，可以合理地假設(shè)這可能會(huì)在時(shí)鐘路徑之間增加 1 ps 到 3 ps 的延遲失配。

SMA 安裝延遲不匹配。

控制 SMA 安裝導(dǎo)致的延遲失配的一種方法是選擇具有對(duì)齊功能的 SMA，如圖 6 所示。

由于具有對(duì)齊功能的 SMA 通常指定用于比沒有對(duì)齊功能的 SMA 更高的頻率，因此需要權(quán)衡取舍，因此成本更高。SMA 供應(yīng)商通常為更高頻率的 SMA 提供推薦的 PCB 到 SMA 發(fā)射板布局。僅此推薦的布局可能值得額外的價(jià)格，因?yàn)樗梢怨?jié)省電路板修訂，尤其是在時(shí)鐘頻率 》 5 GHz 的情況下。

具有對(duì)齊功能的 SMA。

跨多個(gè) PCB 的延遲匹配

建議：了解購買具有良好控制的批次間 ？r 的 PCB 材料與校準(zhǔn)程序的開發(fā)成本之間的成本權(quán)衡，以通過電子方式調(diào)整延遲失配。

試圖在多個(gè) PCB 上的跡線之間匹配 τpd 會(huì)增加幾個(gè)錯(cuò)誤來源。上面討論了四個(gè)誤差源：延遲匹配與溫度；延遲匹配電纜；延遲匹配與電纜彎曲；和延遲匹配與 SMA 安裝和選擇。第五個(gè)誤差來源是多個(gè) PCB 之間的 ？r 工藝變化。聯(lián)系 PCB 制造商了解 ？r 的工藝變化。

例如，F(xiàn)R-4 的 Δr 可以在 4.35 到 4.8.6 之間變化。對(duì)于不同 PCB 上的 10 cm 帶狀線跡線，該范圍的極端值可能產(chǎn)生 35 ps Δτpd。其他 PCB 材料數(shù)據(jù)表為 ？r 提供了較小的典型范圍。例如，Rogers 4003C 的數(shù)據(jù)表規(guī)定 ？r 范圍為 3.38 ± 0.05。對(duì)于不同 PCB 上的 10 cm 帶狀線跡線，該范圍的極端值將可能的 Δτpd 降低到 9 ps。

時(shí)鐘 IC 引起的時(shí)鐘偏移

建議：考慮更新的 PLL/VCO IC，包括 《1 ps 的偏移調(diào)整。

過去，數(shù)據(jù)轉(zhuǎn)換器時(shí)鐘由多個(gè)輸出時(shí)鐘設(shè)備生成。這些時(shí)鐘器件的數(shù)據(jù)表規(guī)定了器件的時(shí)鐘偏移，通常范圍為 5 ps 至 50 ps，具體取決于所選的 IC。據(jù)作者所知，在撰寫本文時(shí)，沒有一款多輸出 GHz 時(shí)鐘 IC 能夠根據(jù)每個(gè)輸出調(diào)整時(shí)鐘延遲。

隨著 》6 GHz 的數(shù)據(jù)轉(zhuǎn)換器時(shí)鐘頻率變得越來越普遍，單輸出或雙輸出 PLL/VCO 將成為首選時(shí)鐘。單輸出 PLL/VCO 時(shí)鐘 IC 架構(gòu)的優(yōu)勢(shì)在于正在開發(fā)的方法可以以 《1 ps 的步長(zhǎng)調(diào)整參考輸入到時(shí)鐘輸出的延遲。以每個(gè)時(shí)鐘為基礎(chǔ)調(diào)整參考輸入到輸出延遲的能力允許最終用戶執(zhí)行系統(tǒng)級(jí)校準(zhǔn)，以將時(shí)鐘偏移降至 《1 ps。這種系統(tǒng)級(jí)時(shí)鐘偏差校準(zhǔn)有可能放松本文討論的所有 PCB、電纜和連接器延遲匹配問題，從而降低系統(tǒng)的整體 BOM 成本。

結(jié)論

已經(jīng)討論了可能的延遲變化和延遲失配的幾個(gè)來源。已經(jīng)表明，Δeff 可能隨溫度、頻率、工藝、傳輸線類型和線間距而變化。還表明，通過同軸電纜連接的多 PCB 設(shè)置會(huì)產(chǎn)生額外的延遲變化源。在選擇材料以最大限度地減少大型時(shí)鐘樹中的時(shí)鐘偏差時(shí)，了解不同的 PCB 和電纜 ？r 如何隨溫度、工藝和頻率變化非常重要?？紤]到所有這些變量，如果不進(jìn)行某種偏斜校準(zhǔn)，將很難設(shè)計(jì)具有 《10 ps 偏斜的大型時(shí)鐘。此外，購買 PCB 材料、同軸電纜和 SMA 連接器以最大限度地減少時(shí)鐘偏差會(huì)增加大量材料成本。為了幫助簡(jiǎn)化校準(zhǔn)方法并降低系統(tǒng)成本，

表 5 提供了本文檔中討論的建議的摘要，以盡量減少時(shí)鐘偏差。

表 5. 按主題最小化時(shí)鐘偏差的總結(jié)建議

審核編輯：郭婷