當(dāng)芯片設(shè)計(jì)師和驗(yàn)證工程師向我詢問硬件仿真時(shí)，經(jīng)常會(huì)出現(xiàn)五個(gè)常見問題。一切都經(jīng)過深思熟慮，答案被廣泛分享。

今天，仿真在設(shè)計(jì)驗(yàn)證工具箱中是強(qiáng)制性的。為什么？出于兩個(gè)不相關(guān)的原因：驗(yàn)證工具對(duì)性能和吞吐量的不斷增長的需求以及硬件仿真技術(shù)的顯著進(jìn)步。兩者的融合將硬件仿真推向了任何驗(yàn)證工具箱中的突出位置。

今天，SoC 設(shè)計(jì)包含兩個(gè)飛速發(fā)展的領(lǐng)域：驚人的硬件復(fù)雜性和不斷升級(jí)的軟件內(nèi)容。只有硬件仿真才能處理驗(yàn)證兩者的集成并跨邊界跟蹤設(shè)計(jì)錯(cuò)誤的艱巨任務(wù)。

IKOS 設(shè)計(jì)系統(tǒng)公司在 1990 年代后期率先發(fā)明了支持硬件仿真的虛擬化技術(shù)，為新的部署模式開辟了道路，并導(dǎo)致了仿真數(shù)據(jù)中心的創(chuàng)建。（注：IKOS 于 2002 年被 Mentor Graphics（現(xiàn)為 Siemens EDA）收購。）

仿真的價(jià)值主張是什么？

無論我們喜不喜歡，市場動(dòng)態(tài)都在我們的生活中呈現(xiàn)出重要的力量。他們可以創(chuàng)造財(cái)富并摧毀財(cái)富。在競爭激烈的市場中錯(cuò)過一個(gè)新產(chǎn)品的市場窗口，風(fēng)險(xiǎn)自負(fù)——它可能會(huì)扼殺你的產(chǎn)品并讓公司倒閉。

在電子設(shè)計(jì)領(lǐng)域，錯(cuò)過市場窗口通常是由于硅重新設(shè)計(jì)。更一般地說，這是由于路線圖安排不當(dāng)，人力和設(shè)計(jì)工具資源不足。

技術(shù)工藝節(jié)點(diǎn)越先進(jìn)，重紡成本越高。無論重新旋轉(zhuǎn)的成本有多大，后期進(jìn)入市場的成本都要高得多。延遲三個(gè)月的產(chǎn)品會(huì)抹去三分之一的潛在總收入。

底線非常明確：必須消除錯(cuò)過市場窗口的風(fēng)險(xiǎn)。硬件仿真是規(guī)避風(fēng)險(xiǎn)的最佳驗(yàn)證工具。憑借其徹底和快速的硬件/軟件驗(yàn)證能力，它可以消除重新設(shè)計(jì)，加快路線圖進(jìn)度，同時(shí)提高產(chǎn)品質(zhì)量。

從用戶的角度來看，HDL 模擬器和仿真器有什么區(qū)別？

區(qū)別在于設(shè)計(jì)大小和驗(yàn)證工作量的大小。只要被測設(shè)計(jì) （DUT） 的大小在 1 億門或更少的范圍內(nèi)，并且工作負(fù)載執(zhí)行時(shí)間不超過一天，HDL 模擬器就是硬件調(diào)試的首選。它們易于使用、設(shè)置快速、編譯 DUT 的速度極快，并且可以靈活地調(diào)試硬件設(shè)計(jì)。而且，相當(dāng)重要的是，它們的購買成本不高。

所有這些都表明 HDL 仿真器是在硬件設(shè)計(jì)周期的早期階段進(jìn)行 IP 和塊級(jí)驗(yàn)證的理想選擇。

當(dāng)設(shè)計(jì)和工作負(fù)載大小超過這些限制并且需要進(jìn)行硬件/軟件測試時(shí)，HDL 仿真器變得無效，而硬件仿真成為唯一的選擇。

如今，硬件仿真器在 AI/ML、5G 和汽車應(yīng)用中的任何設(shè)計(jì)規(guī)模，甚至數(shù)十億門中都無人能敵。他們可以查明難以發(fā)現(xiàn)的硬件錯(cuò)誤，這些錯(cuò)誤可能需要數(shù)十億次驗(yàn)證周期才能發(fā)現(xiàn)，以便將嵌入式軟件與底層硬件集成。它們支持多個(gè)并發(fā)用戶，并且可以從世界任何地方遠(yuǎn)程訪問。而且，相當(dāng)重要的是，盡管他們認(rèn)為收購成本很高，但他們的投資回報(bào)率卻非常低。

從用戶的角度來看，仿真器和 FPGA 原型有什么區(qū)別？

原則上，F(xiàn)PGA 原型與硬件仿真器共享相同的技術(shù)基礎(chǔ)。兩者都使用專用和可重新編程的硬件來加速驗(yàn)證周期。仿真器中的硬件通常是從頭開始設(shè)計(jì)的，并針對(duì)目標(biāo)設(shè)計(jì)驗(yàn)證進(jìn)行定制。在原型中，它基于一系列商用 FPGA。

仔細(xì)觀察，原型權(quán)衡了快速和簡單的設(shè)計(jì)設(shè)置和編譯，以及強(qiáng)大的 DUT 調(diào)試，以顯著加快執(zhí)行速度。具體來說，在同一個(gè) DUT 上，原型的運(yùn)行速度可能比仿真器快 10 倍。

FPGA 原型是軟件驗(yàn)證的更好選擇，而仿真器是系統(tǒng)級(jí)硬件驗(yàn)證和硬件/軟件集成的完美選擇。

仿真器和 FPGA 原型能否集成到一個(gè)通用的驗(yàn)證/確認(rèn)流程中？

確實(shí)。它們可以而且應(yīng)該被整合。

首先，它們應(yīng)該共享編譯前端，而后端則依賴于工具。好處將是更容易和更快的 DUT 編譯。如果它為仿真而編譯，它可能會(huì)為原型設(shè)計(jì)而編譯。

其次，它們應(yīng)該共享相同的 DUT 數(shù)據(jù)庫，以允許在運(yùn)行時(shí)將執(zhí)行從一個(gè)轉(zhuǎn)移到另一個(gè)。例如，啟動(dòng)操作系統(tǒng)和執(zhí)行軟件工作負(fù)載可以在原型中執(zhí)行，直到遇到錯(cuò)誤。然后將設(shè)計(jì)數(shù)據(jù)庫保存在原型中并將其恢復(fù)到仿真器中將顯著加快準(zhǔn)確的調(diào)試跟蹤。

通過添加基于混合仿真的虛擬原型平臺(tái)，可以進(jìn)一步實(shí)現(xiàn)集成路線圖。

通過緊密結(jié)合一流的仿真器、虛擬原型和 FPGA 原型，驗(yàn)證團(tuán)隊(duì)可以實(shí)施最先進(jìn)且有效的“左移”策略。

今年早些時(shí)候，一些公告吹捧了下一代硬件輔助驗(yàn)證平臺(tái)，該平臺(tái)將硬件仿真、以虛擬模式部署的原型與全面的軟件測試環(huán)境、所有芯片設(shè)計(jì)驗(yàn)證流程中的所有基礎(chǔ)工具結(jié)合在一起。