各種終端應(yīng)用對更快數(shù)據(jù)速率的持續(xù)需求促使開發(fā)了最新一代的 SerDes 硬件，目前的速率已達(dá)到 112Gbps。例如，數(shù)據(jù)中心架構(gòu)中的網(wǎng)絡(luò)交換機(jī)開始利用這些新的 112Gbps 實(shí)施（51.2Tbps 和 512 個(gè)通道）提供 51T 的吞吐量。

112Gbps SerDes設(shè)計(jì)將根據(jù)應(yīng)用情況在各種配置中被采用。下圖展示了長距離(LR)、中距離(MR)、極短距離(VSR)和超短距離(XSR)拓?fù)?，其?12G信令路徑在每個(gè)拓?fù)渲卸纪怀鲲@示。

這些配置的插入損耗、每比特功率和誤碼率(BER)要求變化很大——SerDes設(shè)計(jì)滿足所有這些使用情況的約束是相當(dāng)大的。 然而，高速 SerDes IP 的設(shè)計(jì)還有另一個(gè)考慮因素——即需要在與這些標(biāo)準(zhǔn)相關(guān)的數(shù)據(jù)速率范圍內(nèi)支持多種通信協(xié)議。換句話說，網(wǎng)絡(luò)架構(gòu)師需要靈活地對交換機(jī)進(jìn)行編程，以支持協(xié)議內(nèi)的傳統(tǒng)數(shù)據(jù)速率，并支持最新一代的系統(tǒng)。下圖提供了通用高速 SerDes 支持的多種協(xié)議和數(shù)據(jù)速率的示例：

因此，協(xié)議的每個(gè)通道都必須具有獨(dú)立的速率可編程性和單獨(dú)的速度設(shè)置。 在最近的 VLSI 技術(shù)和電路研討會(huì)上，來自 Cadence Design Systems 高速 SerDes 設(shè)計(jì)團(tuán)隊(duì)的 Aida Varzaghani 對 Cadence 的 112Gbps 設(shè)計(jì)進(jìn)行了詳盡的描述，該設(shè)計(jì)最近采用 5nm 技術(shù)節(jié)點(diǎn)制造。本文將僅重點(diǎn)介紹 Aida 演示的一部分，以說明集成到SerDes IP的獨(dú)特時(shí)鐘設(shè)計(jì)，以獲得最廣泛的適用性。Cadence的 112G SerDes 的一般架構(gòu)如下圖所示:

基本的宏設(shè)計(jì)是一組四通道的嵌入式全局時(shí)鐘生成生單元。（可以將其他通道添加到宏中。）下圖提供了一個(gè)獨(dú)特的協(xié)議數(shù)據(jù)速率（和信號(hào)調(diào)制）示例，可以為共享全局時(shí)鐘分布的各個(gè)通道進(jìn)行編程。

如下圖所示，全局 PLL 將三個(gè)（單端）時(shí)鐘分配給相鄰的 Tx/Rx 通道。圖中的表格說明了全局 PLL 內(nèi)部壓控振蕩器 (VCO) 頻率的示例，以及輸出到通道的“全局分頻器”的時(shí)鐘。還顯示了通道 PLL 的 VCO 頻率和最終通道時(shí)鐘頻率。

請注意，每個(gè)通道中都集成了一個(gè) Tx PLL 和一個(gè) Rx PLL。Tx 通道 PLL 合成目標(biāo)頻率（以 1/4 的數(shù)據(jù)速率，如稍后所述）。專用 Rx PLL 用于從輸入的 SerDes 數(shù)據(jù)中恢復(fù)/跟蹤時(shí)鐘。通道 Tx/Rx PLL 的時(shí)鐘輸入電路如下圖所示:

來自全局 PLL 分頻器通道的三個(gè)輸入時(shí)鐘通過三個(gè)驅(qū)動(dòng)器多路復(fù)用到通道 PLL，并具有可編程的三態(tài)使能。（一個(gè)緩沖器將時(shí)鐘發(fā)送到下一個(gè)通道。）每個(gè)驅(qū)動(dòng)器都由一個(gè)獨(dú)特的LDO供電。這種配置降低了通道 PLL 時(shí)鐘輸入中電源噪聲引起的抖動(dòng)。Tx 和 Rx PLL 是相同的，如下所示:

每個(gè) PLL 中的 Ring VCO 提供四個(gè)與基頻相移（正交）的時(shí)鐘，它定義了數(shù)據(jù)速率傳輸?shù)膯挝婚g隔，如下圖所示:

低數(shù)據(jù)速率是通過數(shù)字位填充實(shí)現(xiàn)的。Aida 還詳細(xì)介紹了連續(xù)校正占空比和最小化（正交）時(shí)鐘的到達(dá)偏差以減少輸出抖動(dòng)的方法。 Rx 時(shí)鐘數(shù)據(jù)恢復(fù)功能由相位內(nèi)插器支持，該內(nèi)插器將 Rx 時(shí)鐘相位調(diào)整到反饋分頻器和輸入相位頻率檢測器。內(nèi)插器中的各個(gè)相位邊沿是從振蕩器內(nèi)的相移信號(hào)中提取的，如上所示。5nm 工藝節(jié)點(diǎn)中的 IP 測試裸片和用于表征電路的環(huán)回測試配置如下所示:

下圖顯示了環(huán)回測試的 Rx 特性——特別是不同數(shù)據(jù)速率下的每比特功率和 BER。

總結(jié)最新一代高速 SerDes IP 的設(shè)計(jì)需要提供最大的靈活性，能夠支持不同的協(xié)議標(biāo)準(zhǔn)和廣泛的數(shù)據(jù)速率。每通道可編程性是網(wǎng)絡(luò)架構(gòu)師的一個(gè)重要特性。 在最近的 VLSI 技術(shù)和電路研討會(huì)上，Cadence SerDes 團(tuán)隊(duì)最近著重介紹了他們的 112G IP 宏方法，特別是獨(dú)特的全局和 Tx/Rx 通道時(shí)鐘架構(gòu)，以支持這些不同的協(xié)議和數(shù)據(jù)速率要求。

審核編輯 ：李倩