簡(jiǎn)介介紹

對(duì)于Verilog描述初學(xué)者來(lái)說(shuō)，最難的莫過(guò)于編寫(xiě)測(cè)試代碼并判斷自己寫(xiě)的是否正確。在這里我推薦一個(gè)HDL描述練習(xí)網(wǎng)站，這個(gè)網(wǎng)站上的練習(xí)題無(wú)需自己編寫(xiě)測(cè)試代碼，寫(xiě)好邏輯代碼之后上傳，即可判斷你的代碼邏輯是否正確。網(wǎng)站鏈接如下：

這個(gè)網(wǎng)站上面有很多練習(xí)習(xí)題，如下圖所示，有Verilog基礎(chǔ)知識(shí)，基礎(chǔ)電路練習(xí)題（包括常見(jiàn)的組合邏輯，時(shí)序邏輯），狀態(tài)機(jī)練習(xí)題等，大家可以自行去看：

雙邊沿采樣電路實(shí)例

下面以一道雙邊沿采樣電路練習(xí)題帶大家來(lái)看看這個(gè)網(wǎng)站的使用。

（1）首先在網(wǎng)站的最左邊導(dǎo)航欄找到這道題，并點(diǎn)擊。

（2）點(diǎn)擊之后發(fā)現(xiàn)網(wǎng)頁(yè)最上部分是這道題的描述。

（3） 這里還有這道題做法的提示，如果未展開(kāi)，點(diǎn)擊Hint即可展開(kāi)。

（4） 在這個(gè)里面可以看到輸入輸出端口已經(jīng)定義好了，可以直接編輯你的邏輯代碼，再點(diǎn)擊submit即可。

我設(shè)計(jì)的雙邊沿采樣電路如下圖所示。

故輸入代碼如下：

（5） 點(diǎn)擊Submit后，在下方即可看到運(yùn)行結(jié)果如下圖所示。你可以通過(guò)他所報(bào)的錯(cuò)或者對(duì)比你的波形（Yours）與正確參考波形（Ref）來(lái)判斷邏輯描述的正確性。