內(nèi)容提要

雙方攜手推進移動、汽車、人工智能和超大規(guī)模計算設(shè)計創(chuàng)新

雙方的共同客戶現(xiàn)可使用基于經(jīng)認(rèn)證的 N4P 和 N3E 流程的增強型 PDK 進行設(shè)計

針對 N4P 和 N3E PDK 進行優(yōu)化的 Cadence 流程，為工程師提供輕松實現(xiàn)模擬遷移、最佳 PPA 和更快的上市時間

中國上海，2022 年 10 月 27 日 —— 楷登電子（美國 Cadence 公司，NASDAQ：CDNS）今日宣布，Cadence 數(shù)字和定制/模擬設(shè)計流程已獲得臺積電最新 N4P 和 N3E 工藝認(rèn)證，支持新的設(shè)計規(guī)則手冊（DRM）和 FINFLEX 技術(shù)。通過持續(xù)的合作，兩家公司還提供了相應(yīng)的 N4P 和 N3E 工藝設(shè)計套件（PDKs），可加快移動、人工智能和超大規(guī)模計算先進節(jié)點設(shè)計創(chuàng)新。客戶已開始使用最新的臺積電工藝技術(shù)和經(jīng)過認(rèn)證的 Cadence 流程來實現(xiàn)最佳的功率、性能和面積（PPA）目標(biāo)，并縮短上市時間。

最新的 N4P 和 N3E 數(shù)字全流程認(rèn)證

Cadence 和臺積電研發(fā)團隊緊密合作，確保數(shù)字流程符合臺積電的 N4P 和 N3E 先進工藝認(rèn)證要求。Cadence 完整的 RTL-to-GDS 流程包括 Innovus Implementation System、Quantus Extraction Solution、Quantus FS Solution、Tempus Timing Signoff Solution 和 ECO Option、Pegasus Verification System、Liberate Characterization Solution、Voltus IC Power Integrity Solution 以及 Voltus-Fi Custom Power Integrity Solution。Cadence Genus Synthesis Solution 和預(yù)測性 iSpatial 技術(shù)也支持臺積電 N4P 和 N3E 工藝技術(shù)。

數(shù)字全流程提供了支持臺積電 N4P 和 N3E 工藝技術(shù)的幾個關(guān)鍵功能，包括從合成到簽核工程變更單（ECO）的原生混合高度單元行優(yōu)化，可實現(xiàn)更好的 PPA；基于標(biāo)準(zhǔn)單元行的放置；與簽核有良好相關(guān)性的實施結(jié)果，可加快設(shè)計收斂；增強的過孔支柱支撐，可提高設(shè)計性能；包含大量多高度、電壓閾值（VT）和驅(qū)動強度單元的大型庫；時序穩(wěn)健性單元表征和分析；使用老化感知的 STA 進行可靠性建模；以及 CCSP 模型改進，為通過 Voltus IC Power Integrity Solution 進行的分析提供更好的準(zhǔn)確性和簡化表征。

最新的 N4P 和 N3E 定制/模擬流程認(rèn)證

Cadence Virtuoso Design Platform包括 Virtuoso Schematic Editor、Virtuoso ADE Product Suite 和 Virtuoso Layout Suite，以及Spectre Simulation Platform包括 Spectre X Simulator、Spectre Accelerated Parallel Simulator（APS）、Spectre eXtensive Partitioning Simulator （XPS）和 Spectre RF Option，均已獲得臺積電 N4P 和 N3E 工藝認(rèn)證。Virtuoso Design Platform 與 Innovus Implementation System 緊密集成，通過一個共用的數(shù)據(jù)庫來改善混合信號設(shè)計的實施方法。

定制設(shè)計參考流程（CDRF）也已經(jīng)過優(yōu)化，可支持最新的 N4P 和 N3E 工藝技術(shù)。Virtuoso Schematic Editor、Virtuoso ADE Suite 和集成的 Spectre X Simulator 幫助客戶有效管理物理角仿真、統(tǒng)計分析、設(shè)計中心化和電路優(yōu)化。Virtuoso Layout Suite 已經(jīng)過調(diào)優(yōu)，利用基于行的實現(xiàn)方法，實現(xiàn)高效布局，具有放置、布線、填充和虛擬插入功能；增強的模擬遷移和布局復(fù)用功能；集成的寄生參數(shù)提取和 EM-IR 檢查；以及集成的物理驗證功能。

“我們繼續(xù)與 Cadence 密切合作，確?？蛻艨梢苑判牡厥褂梦覀冏钕冗M的 N4P 和 N3E 技術(shù)以及經(jīng)過認(rèn)證的 Cadence 數(shù)字和定制/模擬流程，”臺積電設(shè)計基礎(chǔ)設(shè)施管理部門負責(zé)人 Dan Kochpatcharin 表示，“這一聯(lián)合可以使臺積電的先進技術(shù)與 Cadence 領(lǐng)先的設(shè)計解決方案相結(jié)合，有助于我們的共同客戶滿足嚴(yán)格的功耗和性能要求，并迅速向市場推出他們的下一代硅創(chuàng)新產(chǎn)品?！?/p>

“通過與臺積電的長期合作，我們繼續(xù)致力于技術(shù)創(chuàng)新，使我們的共同客戶實現(xiàn)他們的 PPA 和生產(chǎn)力目標(biāo)，”Cadence 公司資深副總裁兼數(shù)字和簽核事業(yè)部總經(jīng)理 Chin-Chi Teng 博士表示，“我們與臺積電的最新合作成果再次印證了我們的承諾，即利用我們的流程和臺積電的先進技術(shù)幫助客戶實現(xiàn)卓越的設(shè)計，他們的創(chuàng)新產(chǎn)品總是令人驚訝不已?！?/p>

Cadence 數(shù)字和定制/模擬先進節(jié)點解決方案已針對臺積電 N4P 和 N3E 工藝技術(shù)進行了優(yōu)化，支持 Cadence 智能系統(tǒng)設(shè)計（Intelligent System Design）戰(zhàn)略。該戰(zhàn)略可助力客戶實現(xiàn)卓越的系統(tǒng)級芯片（SoC）設(shè)計。

審核編輯：湯梓紅