我們很高興展示基于臺(tái)積電成熟 N4 工藝打造的Gen1 UCIe IP 的 16GT/s 眼圖。該 IP 一次流片成功且眼圖清晰開(kāi)闊，為尋求 Die-to-Die連接的客戶再添新選擇。

圖1：Cadence UCIe IP 的 16GT/s 接收端眼圖

UCIe 提供芯片間連接，支持跨技術(shù)節(jié)點(diǎn)的異構(gòu)集成。憑借我們經(jīng)過(guò)流片驗(yàn)證的 D2D IP，這一突破為我們共有的客戶在多芯片設(shè)計(jì)實(shí)施上提供了更大靈活性。這建立在我們先前展示的 16GT/s IP 成功基礎(chǔ)上，其標(biāo)準(zhǔn)和先進(jìn)的 3nm 封裝設(shè)計(jì)均已被 IEEE 會(huì)議收錄。

廣泛的測(cè)試旨在最大限度地覆蓋用例，這一直是 Cadence 芯片驗(yàn)證的基石。為此，我們?cè)谂_(tái)積電 N4 工藝上的 UCIe 測(cè)試芯片集成了三對(duì)（而非一對(duì)）芯片間連接，成功演示了跨多種通道長(zhǎng)度的數(shù)據(jù)傳輸。芯片對(duì)間距分別為 5mm、15mm 和 25mm，基板尺寸為 50mm×50mm。

圖2：Cadence 采用大尺寸基板設(shè)計(jì)測(cè)試多種通道長(zhǎng)度

與所有 UCIe-SP 測(cè)試芯片一樣，發(fā)射端（Tx）眼圖也輸出至商用示波器，實(shí)現(xiàn)對(duì)信號(hào)質(zhì)量的實(shí)時(shí)監(jiān)測(cè)。這進(jìn)一步證明了設(shè)計(jì)的穩(wěn)健性，并讓我們能更深入地了解這款低功耗、高速 IP 的性能。

圖3：16GT/s 發(fā)射端輸出眼圖

（連接至示波器，PRBS23 碼型）

自 2018 年以來(lái)，Cadence 一直是高速 D2D 連接領(lǐng)域值得信賴(lài)的 IP 合作伙伴。此次最新的 16GT/s UCIe 流片演示延續(xù)了我們的征程。

歡迎聯(lián)系我們，一起探討 Cadence 豐富的 D2D 經(jīng)驗(yàn)及廣泛的芯片間連接 IP 組合如何助力加速您的分解式設(shè)計(jì)。