一、SRIO協(xié)議與PCIe的區(qū)別

典型的PCIe結(jié)構(gòu)定義了一個以單個中央處理器為核心的計算機系統(tǒng)，如常見的工控機、PXIe機箱控制器、服務(wù)器內(nèi)的IO設(shè)備。從系統(tǒng)架構(gòu)來看，這個結(jié)構(gòu)的優(yōu)勢在于可有統(tǒng)一的軟件驅(qū)動，軟件模型，設(shè)備間具備優(yōu)異的兼容性。兼容性才是王道，廠商就可以用一個標準包打天下。

圖1 PCIe 互聯(lián)架構(gòu)

PCIe 的幀格式如下圖所示。

幀由 1 字節(jié)的幀起始、2 字節(jié)的序列號、16 或 20 字節(jié)的報頭、0 到 4096 字節(jié)的數(shù)據(jù)字段、0 到 4 字節(jié)的 ECRC 字段、4 字節(jié)的 LCRC、和 1 字節(jié)的幀結(jié)束。

數(shù)據(jù)字段中傳輸?shù)奈粩?shù)越少，開銷就越大。零字節(jié)數(shù)據(jù)字段會導(dǎo)致 100% 的開銷，因為沒有傳輸數(shù)據(jù)。

圖 2 PCIe 的幀格式

二、RapidIO

RapidIO定義了一種高性能、分組交換互連技術(shù)，用于在微處理器、DSP、通信和網(wǎng)絡(luò)處理器、系統(tǒng)內(nèi)存和外圍設(shè)備之間傳遞數(shù)據(jù)和控制信息。

RapidIO 適用于點對點的設(shè)備間通訊，不需要經(jīng)過一個中央處理器進行調(diào)度，就可以完成設(shè)備間的通訊，并且包長度簡單，效率相對于PCIe要更高，有效數(shù)據(jù)傳輸速度更快。

但是RapidIO沒有定義標準的軟件模型，這就導(dǎo)致廠家之間的設(shè)備大概率無法兼容，從而只能在某些領(lǐng)域進行部署，不易推廣。 RapidIO 由于比PCIe更簡單、更高效、延遲更低等特點，已經(jīng)在嵌入式領(lǐng)域、圖像處理、通訊系統(tǒng)、軍工航天有了大量的應(yīng)用。

在實際的應(yīng)用場景中，例如醫(yī)學(xué)影像等圖像處理領(lǐng)域，經(jīng)常需要擴展單塊DSP、FPGA的計算能力，這時候需要將多個DSP或者FPGA通過高速串口進行互聯(lián)，此時RapidIO就是當前互換性最好的一個最佳選擇，因為PCIe太過復(fù)雜，Xilinx的Auraro效率也不滿足要求，并且互換性不好。

三、可用的SRIO驗證硬件

目前具備SRIO接口的硬件不多，

推薦廣州星嵌電子科技有限公司開發(fā)的DSP+FPGA+RAM開發(fā)板

也可用于評估EMIF等接口。

XQ6657Z35/45-EVM評估板，由廣州星嵌電子科技有限公司采用核心板+底板架構(gòu)設(shè)計。

DSP選用TI TMS320C6657 雙核C66x 定點/浮點，主頻 1.25GHz/核；

FPGA選用Xilinx Zynq SoC處理器采用的XC7Z035-2FFG676I 或 XC7Z045-2FFG676I。

SRIO測試截圖

多核DSP C6657+ZYNQ7035工業(yè)核心板

多核DSP C6657+ZYNQ7035評估板正面俯視圖

多核DSP C6657+ZYNQ7035評估板側(cè)面圖1

多核DSP C6657+ZYNQ7035評估板側(cè)面圖2

審核編輯 黃昊宇