91欧美超碰AV自拍|国产成年人性爱视频免费看|亚洲 日韩 欧美一厂二区入|人人看人人爽人人操aV|丝袜美腿视频一区二区在线看|人人操人人爽人人爱|婷婷五月天超碰|97色色欧美亚州A√|另类A√无码精品一级av|欧美特级日韩特级

0
  • 聊天消息
  • 系統(tǒng)消息
  • 評論與回復(fù)
登錄后你可以
  • 下載海量資料
  • 學(xué)習(xí)在線課程
  • 觀看技術(shù)視頻
  • 寫文章/發(fā)帖/加入社區(qū)
會(huì)員中心
創(chuàng)作中心

完善資料讓更多小伙伴認(rèn)識(shí)你,還能領(lǐng)取20積分哦,立即完善>

3天內(nèi)不再提示

FPGA數(shù)據(jù)配置模式解析

FPGA設(shè)計(jì)論壇 ? 來源:未知 ? 2022-11-21 21:45 ? 次閱讀
加入交流群
微信小助手二維碼

掃碼添加小助手

加入工程師交流群

芯片設(shè)計(jì)工程師根據(jù)功能,完成RTL設(shè)計(jì),添加各種約束,完成綜合、Place & Route等一系列工作之后,還需要一些配置數(shù)據(jù),完成寄存器初始化等內(nèi)容,才能開始工作。

今天我們一起來聊一聊FPGA的配置數(shù)據(jù)模式。

FPGA配置方式

根據(jù)FPGA配置過程控制者的不同,我們將配置方式主要分為三類:

FPGA控制配置過程第一種最常見的模式是,從片外FLASH中加載配置所需的比特流,F(xiàn)PGA內(nèi)部產(chǎn)生時(shí)鐘,整個(gè)過程有FPGA自主控制。FPGA 上電以后,將配置數(shù)據(jù)從FLASH中,讀入到SRAM中,實(shí)現(xiàn)內(nèi)部結(jié)構(gòu)映射。

優(yōu)點(diǎn):不需要借助其他模塊或者終端,自己控制整個(gè)過程。

缺點(diǎn):一般只能從FLASH(掉電不會(huì)丟失數(shù)據(jù))或者其他片外非易失性存儲(chǔ)器中,加載配置,配置方式有限。

處理器控制器控制配置過程第二種模式是,通過借助處理器、控制器或者其他終端,完成配置過程。FPGA 作為從設(shè)備,微處理器或者控制電路提供配置所需的時(shí)序,實(shí)現(xiàn)配置數(shù)據(jù)的下載。

優(yōu)點(diǎn):配置方式靈活??梢詫⑴渲脭?shù)據(jù)放置在FLASH、硬盤燈存儲(chǔ)介質(zhì)中,通過其他終端完成整個(gè)配置過程。

缺點(diǎn):需要借助其他終端設(shè)備。

通過JTAG配置第三種模式,通過JTAG完成配置。一般情況下,是通過JTAG進(jìn)行調(diào)試,將比特流文件下載到FGPA中。需要注意的是,這種模式下,如果出現(xiàn)斷電,則配置失效。

此外有的FPGA還可以通過網(wǎng)絡(luò)進(jìn)行配置,在實(shí)際工作中,接觸較少,所以不再贅述。

單片F(xiàn)PGA多片F(xiàn)PGA配置

單片F(xiàn)PGA和多片F(xiàn)PGA的配置過程類似,但還是有些不同,下面我們分開來描述一下,在FPGA控制配置過程這種模式下面,兩者的異同。

單片F(xiàn)PGA配置FPGA 的CCLK 管腳,提供工作時(shí)鐘給PROM ,PROM 在CCLK 的上升沿,將數(shù)據(jù)從D0 管腳送到FPGA 的DIN 管腳,這種方式是最簡單也是最常用的一種配置方式。在這種方式下,有兩點(diǎn)非常重要:

電源適配性。從上面描述可以看出,整個(gè)過程需要FPGA和PROM之間進(jìn)行通信,所以兩者的接口電平必須一致,即FPGA管腳電壓和PROM的輸入電壓相等。JTAG鏈的完整性。保證JTAG 連接器、FPGA、PROM 的TMS、TCK 連在一起,保證從JTAG 連接器TDI 到其TDO 之間閉合回路。多片F(xiàn)PGA配置配置過程單片和多片過程相似,但是多片F(xiàn)PGA 配置時(shí),需要區(qū)分主設(shè)備從設(shè)備,且需要選擇不同的配置模式。

1029319a-69a2-11ed-8abf-dac502259ad0.jpg

小結(jié)

在實(shí)際工作中,工程師根據(jù)具體的工作需要,選擇相應(yīng)的配置方式。

1037b440-69a2-11ed-8abf-dac502259ad0.jpg

精彩推薦 至芯科技12年不忘初心、再度起航11月12日北京中心FPGA工程師就業(yè)班開課、線上線下多維教學(xué)、歡迎咨詢! SPI總線的特點(diǎn)、工作方式及常見錯(cuò)誤解答 如何提高FPGA的工作頻率掃碼加微信邀請您加入FPGA學(xué)習(xí)交流群

104ee5d4-69a2-11ed-8abf-dac502259ad0.jpg107302e8-69a2-11ed-8abf-dac502259ad0.png

歡迎加入至芯科技FPGA微信學(xué)習(xí)交流群,這里有一群優(yōu)秀的FPGA工程師、學(xué)生、老師、這里FPGA技術(shù)交流學(xué)習(xí)氛圍濃厚、相互分享、相互幫助、叫上小伙伴一起加入吧!


原文標(biāo)題:FPGA數(shù)據(jù)配置模式解析

文章出處:【微信公眾號:FPGA設(shè)計(jì)論壇】歡迎添加關(guān)注!文章轉(zhuǎn)載請注明出處。


聲明:本文內(nèi)容及配圖由入駐作者撰寫或者入駐合作網(wǎng)站授權(quán)轉(zhuǎn)載。文章觀點(diǎn)僅代表作者本人,不代表電子發(fā)燒友網(wǎng)立場。文章及其配圖僅供工程師學(xué)習(xí)之用,如有內(nèi)容侵權(quán)或者其他違規(guī)問題,請聯(lián)系本站處理。 舉報(bào)投訴
  • FPGA
    +關(guān)注

    關(guān)注

    1660

    文章

    22406

    瀏覽量

    636108

原文標(biāo)題:FPGA數(shù)據(jù)配置模式解析

文章出處:【微信號:gh_9d70b445f494,微信公眾號:FPGA設(shè)計(jì)論壇】歡迎添加關(guān)注!文章轉(zhuǎn)載請注明出處。

收藏 人收藏
加入交流群
微信小助手二維碼

掃碼添加小助手

加入工程師交流群

    評論

    相關(guān)推薦
    熱點(diǎn)推薦

    Atmel AT17LV系列FPGA配置EEPROM的全面解析

    Atmel AT17LV系列FPGA配置EEPROM的全面解析FPGA設(shè)計(jì)領(lǐng)域,配置存儲(chǔ)器的選擇至關(guān)重要。Atmel的AT17LV系列
    的頭像 發(fā)表于 02-27 16:15 ?134次閱讀

    1688 商品詳情 API 調(diào)用與數(shù)據(jù)解析 Python 實(shí)戰(zhàn)

    你想要的是 1688 商品詳情 API 的 Python 調(diào)用與數(shù)據(jù)解析實(shí)戰(zhàn)方案,核心是完成 API 憑證配置、接口請求(含簽名)、響應(yīng)數(shù)據(jù)解析
    的頭像 發(fā)表于 02-10 11:23 ?244次閱讀

    深入解析FSA8049音頻插孔檢測與配置開關(guān)

    深入解析FSA8049音頻插孔檢測與配置開關(guān) 在音頻設(shè)備的設(shè)計(jì)中,音頻插孔的檢測與配置是一個(gè)關(guān)鍵環(huán)節(jié)。今天,我們就來深入了解一下Fairchild(現(xiàn)屬ON Semiconductor
    的頭像 發(fā)表于 01-27 15:50 ?802次閱讀

    掌握 LuatIO:GPIO 復(fù)用模式初始化配置全流程解析

    在使用 LuatIO 進(jìn)行嵌入式應(yīng)用開發(fā)時(shí),合理配置 GPIO 的復(fù)用功能是實(shí)現(xiàn)外設(shè)控制的前提。本文全面解析 GPIO 引腳由普通 IO 轉(zhuǎn)換為復(fù)用功能引腳的初始化流程,包括時(shí)鐘使能、模式選擇、速度
    的頭像 發(fā)表于 01-23 15:28 ?1073次閱讀
    掌握 LuatIO:GPIO 復(fù)用<b class='flag-5'>模式</b>初始化<b class='flag-5'>配置</b>全流程<b class='flag-5'>解析</b>

    FPGA 入門必看:Verilog 與 VHDL 編程基礎(chǔ)解析!

    的基礎(chǔ)概念和實(shí)踐方法。一、FPGA與MCU/MPU的區(qū)別MCU/MPU:順序執(zhí)行程序,CPU負(fù)責(zé)所有邏輯FPGA:可編程邏輯陣列,邏輯電路可按需求重新配置,實(shí)現(xiàn)并
    的頭像 發(fā)表于 01-19 09:05 ?442次閱讀
    <b class='flag-5'>FPGA</b> 入門必看:Verilog 與 VHDL 編程基礎(chǔ)<b class='flag-5'>解析</b>!

    實(shí)現(xiàn)設(shè)備數(shù)據(jù)統(tǒng)一采集?從配置Profinet網(wǎng)關(guān)模塊開始

    控制。 一、核心功能 1.協(xié)議轉(zhuǎn)換:將Profinet與其他工業(yè)協(xié)議互相轉(zhuǎn)換,實(shí)現(xiàn)跨協(xié)議通信。 2.實(shí)時(shí)通信:支持Profinet的實(shí)時(shí)模式。 3.數(shù)據(jù)映射與交換:配置輸入/輸出(I/O)數(shù)據(jù)
    的頭像 發(fā)表于 12-26 11:16 ?338次閱讀
    實(shí)現(xiàn)設(shè)備<b class='flag-5'>數(shù)據(jù)</b>統(tǒng)一采集?從<b class='flag-5'>配置</b>Profinet網(wǎng)關(guān)模塊開始

    Air8000 BLE外圍模式解析數(shù)據(jù)收發(fā)實(shí)戰(zhàn)指南!

    Air8000的BLE外圍設(shè)備模式(peripheral)是實(shí)現(xiàn)低功耗藍(lán)牙通信的關(guān)鍵功能,它既能主動(dòng)向中心設(shè)備發(fā)送通知數(shù)據(jù),也能接收中心設(shè)備傳回的信息。本文將通過具體示例,詳細(xì)拆解這一模式的操作流程
    的頭像 發(fā)表于 11-24 14:26 ?1955次閱讀
    Air8000 BLE外圍<b class='flag-5'>模式</b>全<b class='flag-5'>解析</b>:<b class='flag-5'>數(shù)據(jù)</b>收發(fā)實(shí)戰(zhàn)指南!

    傳感器關(guān)鍵參數(shù)解析:如何配置ODR與FSR提升模型性能

    在傳感器應(yīng)用中,有兩個(gè)至關(guān)重要的可配置參數(shù)直接影響著數(shù)據(jù)質(zhì)量和機(jī)器學(xué)習(xí)模型的表現(xiàn)——它們就是輸出數(shù)據(jù)速率(ODR)和滿量程范圍(FSR)。本文將深入解析這兩個(gè)參數(shù)的意義、
    的頭像 發(fā)表于 11-12 12:04 ?1012次閱讀
    傳感器關(guān)鍵參數(shù)<b class='flag-5'>解析</b>:如何<b class='flag-5'>配置</b>ODR與FSR提升模型性能

    是德示波器MSOX2004觸發(fā)模式解析與使用指南

    示波器作為電子測試的核心工具,其觸發(fā)模式設(shè)置直接影響波形捕獲的準(zhǔn)確性和穩(wěn)定性。是德MSOX2004示波器憑借豐富的觸發(fā)功能,為工程師提供了靈活的信號分析手段。本文將深入解析其觸發(fā)模式及使用要點(diǎn)
    的頭像 發(fā)表于 09-29 17:56 ?718次閱讀
    是德示波器MSOX2004觸發(fā)<b class='flag-5'>模式</b><b class='flag-5'>解析</b>與使用指南

    一文詳解xilinx 7系列FPGA配置技巧

    本文旨在通過講解不同模式的原理圖連接方式,進(jìn)而配置用到引腳的含義(手冊上相關(guān)引腳含義有四、五頁,通過本文理解基本上能夠記住所有引腳含義以及使用場景),熟悉xilinx 7系列配置流程,以及設(shè)計(jì)原理圖時(shí)需要注意的一些事項(xiàng),比如fl
    的頭像 發(fā)表于 08-30 14:35 ?1.1w次閱讀
    一文詳解xilinx 7系列<b class='flag-5'>FPGA</b><b class='flag-5'>配置</b>技巧

    AMD FPGA異步模式與同步模式的對比

    本文講述了AMD UltraScale /UltraScale+ FPGA 原生模式下,異步模式與同步模式的對比及其對時(shí)鐘設(shè)置的影響。
    的頭像 發(fā)表于 07-07 13:47 ?1629次閱讀

    如何配置模式下的 BT 芯片?

    我需要以雙模式設(shè)置 CYBW20721B2 藍(lán)牙模塊。 我們現(xiàn)在使用的藍(lán)牙芯片配置為僅作為外圍設(shè)備工作。 并且我想將其配置為雙模式(BT 需要同時(shí)作為中央和外圍設(shè)備工作的應(yīng)用程序)。
    發(fā)表于 06-27 08:10

    CY7C68013A客戶配置成slavefifo模式,FPGA發(fā)送數(shù)據(jù)到PC則會(huì)丟包或者收到的數(shù)據(jù)對不上,什么原因?

    我們這邊有個(gè)客戶使用CY7C68013A,客戶配置成slavefifo模式,PC端發(fā)送數(shù)據(jù)FPGA時(shí)數(shù)據(jù)正常,
    發(fā)表于 05-30 08:21

    CY7C68013芯片掛起,無法讀取數(shù)據(jù)怎么解決?

    你好,我在工程中通過USB實(shí)現(xiàn)PC和FPGA間的數(shù)據(jù)傳輸,在有些時(shí)候FPGA將USB端點(diǎn)寫滿后,PC沒辦法讀出來,每次都要重新插拔USB,想問下怎么修改固件能處理這種情況。 我使用的Slave fifo
    發(fā)表于 05-30 06:46

    是否可以通過3014將數(shù)據(jù)從pc傳輸?shù)?b class='flag-5'>FPGA?

    PC偶爾通過3014請求FPGA回傳狀態(tài)(從USB3.0模式切換到UART模式) 這種設(shè)計(jì)的原因是我嘗試使用環(huán)回樣本將 FPGA 狀態(tài)環(huán)回至 PC,但
    發(fā)表于 05-08 06:56