FPGA配置基本介紹

與CPLD不同，F(xiàn)PGA是基于門陣列方式為用戶提供可編程資源的，其內(nèi)部邏輯結(jié)構(gòu)的形成是由配置數(shù)據(jù)決定的。FPGA的配置方式分為主動式和被動式。

1配置引腳

FPGA的配置引腳可分為兩類：專用配置引腳和非專用配置引腳。專用配置引腳只有在配置時起作用，而非專用配置引腳在配置完成后則可以作為普通的I／O口使用。

專用的配置引腳有：配置模式腳M2、M1、M0；配置時鐘CCLK；配置邏輯異步復(fù)位PROG，啟動控制DONE及邊界掃描TDI，TDO，TMS，TCK。非專用配置引腳有Din，D0：D7，CS，WRITE，BUSY，INIT。

在不同的配置模式下，配置時鐘CCLK可由FPGA內(nèi)部產(chǎn)生，也可以由外部控制電路提供。

2配置過程

（1）初始化

系統(tǒng)上電后，如果FPGA滿足以下條件：Bank2的I／O輸出驅(qū)動電壓Vcc0_2大于lv；器件內(nèi)部的供電電壓Vccint為2．5v，器件便會自動進(jìn)行初始化。在系統(tǒng)上電的情況下，通過對PROG引腳置低電子，便可以對FPGA進(jìn)行重新配置。初始化過程完成后，DONE信號將會變低。

（2）清空配置存儲器

在完成初始化過程后，器件會將INIT信號置低電平，同時開始清空配置存儲器。在清空完配置存儲器后，INIT信號將會重新被置為高電平。用戶可以通過將PROG或INIT信號（1NIT為雙向信號）置為低電平，從而達(dá)到延長清空配置存儲器的時間，以確保存儲器被清空的目的。

（3）加載配置數(shù)據(jù)

配置存儲器的清空完成后，器件對配置模式腳M2、N1、M0進(jìn)行采樣，以確定用何種方式來加載配置數(shù)據(jù)。

（4）CRC錯誤檢查

器件在加載配置數(shù)據(jù)的同時，會根據(jù)一定的算法產(chǎn)生一個CRC值，這個值將會和配置文件中內(nèi)置的CRC值進(jìn)行比較，如果兩者不一致，則說明加載發(fā)生錯誤，INIT引腳將會被置低電平，加載過程被中斷。此時若要進(jìn)行重新配置，只需將PROG置為低電平即可。

（5）START-UP

在START-UP階段中，F(xiàn)PGA會進(jìn)行一下操作：

①將DONE信號置高電平，若DONE信號沒有置高，則說明數(shù)據(jù)加載過程失??；

②在配置過程中，器件的所有I／O引腳均為三態(tài)，此時，全局三態(tài)信號GTS置低電平，這些I／O腳將會從三態(tài)切換到用戶設(shè)置的狀態(tài)；

③全局復(fù)位信號GSR置低電平，所有觸發(fā)器進(jìn)入工作狀態(tài)；

④全局寫允許信號GWE置低電平，所有內(nèi)部RAM有效；

整個過程共有8個時鐘周期C0-C7。在默認(rèn)的情況下，這些操作都和配置時鐘CCLK同步，在DONE信號置高電子之前，GTS，GSR，GWE都保持高電平。

審核編輯 ：李倩