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易靈思 FPGA TJ375的PLL的動(dòng)態(tài)配置

XL FPGA技術(shù)交流 ? 2025-07-14 18:14 ? 次閱讀
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TJ375已經(jīng)支持PLL的動(dòng)態(tài)配置。打開PLL在Advance Settings中的Dynamic Reconfiguration中勾選Enable就可以了。最大可以支持85組配置參數(shù)。動(dòng)態(tài)配置框圖如下:

wKgZO2hwbJ-AR4QdAAEZyS4KCKk183.png

(1)在interface中打開動(dòng)態(tài)配置功能

使用PLL動(dòng)態(tài)配置功能需要打開PLL的reset和lock信號(hào),

wKgZO2hwbJ-AZIZCAACeOfx_K7A209.png

需要兩個(gè)時(shí)鐘,pll_cfg_clk_i 和 pll_cfg_clk, pll_cfg_clk_i是一個(gè)輸入時(shí)鐘,pll_cfg_clk是動(dòng)態(tài)配置的輸出時(shí)鐘,

通過另一個(gè)PLL產(chǎn)生一個(gè)pll_CFG_CLK_i

wKgZO2hwbJ-ANEUwAAB26iaksv0930.png

在生成動(dòng)態(tài)配置IP之前要先配置PLL的hex

step1:把PLL配置成50M

wKgZO2hwbJ-AY8woAAFJP4hLTiQ140.png

(2)添加配置參數(shù)。點(diǎn)擊 Reconfiguration Wizard就可以看到該組參數(shù)的配置,點(diǎn)擊verify確認(rèn)參數(shù)是否正常;再點(diǎn)擊Export生成相應(yīng)的參數(shù)到hex文件;

wKgZO2hwbJ-AcBTQAAEHAAR7dw0174.png

wKgZO2hwbJ-ADeL7AAAo5_AQj-A965.png

把PLL的輸出修改成100M輸出。

wKgZO2hwbJ-AAA_jAAFD4ETuESM063.png

再次點(diǎn)擊 Reconfiguration Wizard就可以看到該組參數(shù)的配置,點(diǎn)擊verify確認(rèn)參數(shù)是否正常;再點(diǎn)擊Export生成相應(yīng)的參數(shù)到hex文件;

wKgZO2hwbJ-AMgGbAAEzHHa_s0Y958.png

wKgZO2hwbKCAPUv4AAAuYwPqxjY369.png

從生成的hex文件可以看到數(shù)據(jù)有所增加,說明有兩個(gè)組配置參數(shù)。

(3)添加IP.在interface里面設(shè)置完成之后就可以添加IP了

wKgZO2hwbKCATTzyAABEB0gZjGU390.png

wKgZO2hwbKCAMDI4AACz_f4Oa-k621.png

RAM Hex file path就是之前生成的hex文件的路徑;

PLL instance name就是我們?cè)趇nterface中例化的PLL的名字;

Initial Reference clock Setting :PLL的參考時(shí)鐘的源,要對(duì)于interface中例化的PLL的參考源。再來看下PLL的配置就更清楚了。

wKgZO2hwbKCADm9pAABSb9J5WcQ452.png

IP 端口說明

port I/O clock Domain
user_pll_en O 連接PLL的復(fù)位信號(hào)
pll_cfg_clk O 動(dòng)態(tài)配置時(shí)鐘,要與interface內(nèi)部輸入的時(shí)鐘名一致,25 - 150MHz,應(yīng)該是pll_cfg_clk_i的二分頻生成時(shí)鐘
pll_cfg_clk_i I 50 - 300MHz
pll_cfg_rst_n_i 復(fù)位PLL動(dòng)態(tài)配置。只有pll_recfg_in_progress為低時(shí)才允許斷言。
pll_select_pcr I pll_cfg_clk_i 把PLL切回PCR設(shè)置。
pll_cfg_start I pll_cfg_clk_i 拉高該信號(hào)啟動(dòng)PLL動(dòng)態(tài)配置。實(shí)測(cè)一個(gè)時(shí)鐘周期即可。

PCR: Peripheral Configuration Register PLL在interface中設(shè)置的初始值 ??梢酝ㄟ^把pll_select_pcr拉高來恢復(fù)到初始值

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