文章來源“先進制程貼近物理極限，算力需求Chiplet迎來黃金發(fā)展期（精華）”，AI精華系列報告：AMD發(fā)布MI300，指引Chiplet等AI芯片新方向，研究機構(gòu)IBS 統(tǒng)計對比16nm至3nm 的單位數(shù)量的晶體管成本指出，隨著制程工藝 的推進，單位數(shù)量的晶體管成本的下降幅度在急劇降低。比如從 16nm 到 10nm，每 10 億顆晶 體管的成本降低了 23.5%，而從 5nm 到 3nm 成本僅下降了 4%。 隨著先進制程持續(xù)推進，單位晶體管所需要付出的成本降低的速度正在持續(xù)放緩，即意味著摩爾定律正在放緩。Chiplet 誕生背景是在摩爾定律放緩。

1、Chiplet 在成本、良率、設(shè)計靈活性等方面優(yōu)勢明顯

Chiplet 俗稱“芯?！被颉靶⌒酒M”，通過將原來集成于同一 SoC 中的各個元件分拆，獨立 為多個具特定功能的 Chiplet，分開制造后再通過先進封裝技術(shù)將彼此互聯(lián)，最終集成封裝 為一個系統(tǒng)芯片。 由于Chiplet芯粒可以獨立設(shè)計和組裝，因此制造商可以根據(jù)自己的需要來選擇不同類型、不同規(guī)格和不同供應(yīng)商的芯粒進 行組合，很大程度上提高了芯片設(shè)計的靈活性和可定制化程度；并且制造商可以依賴于預(yù)定 好的芯片工具箱來設(shè)計新產(chǎn)品，縮短芯片的上市時間。同時，Chiplet 技術(shù)可以將 大型 7nm 設(shè)計的成本降低高達 25%；在 5nm 及以下的情況下，節(jié)省的成本更大。

Chiplet 技術(shù)被視為“異構(gòu)”技術(shù)的焦點，也是當(dāng)下最被企業(yè)所認可的新型技術(shù)之一。2022 年 3 月，英特爾、AMD、Arm、高通、三星、臺積電、日月光、Google Cloud、Meta、微軟等 全球領(lǐng)先的芯片廠商共同成立了 UCIe 聯(lián)盟，旨在建立統(tǒng)一的 die-to-die 互聯(lián)標準，促進 Chiplet 模式的應(yīng)用發(fā)展，目前聯(lián)盟成員已有超過 80 家半導(dǎo)體企業(yè)，越來越多的企業(yè)開始研 發(fā) Chiplet 相關(guān)產(chǎn)品。

2、Chiplet市場規(guī)?？焖俪砷L

根據(jù) Gartner 數(shù)據(jù)統(tǒng)計，基于 Chiplet 的半導(dǎo)體器件銷售收入在 2020 年僅為 33 億美元， 2022 年已超過 100 億美元，預(yù)計 2023 年將超過 250 億美元，2024 年將達到 505 億美元，復(fù) 合年增長率高達 98%。超過 30%的 SiP 封裝將使用芯粒（Chiplet）來優(yōu)化成本、性能和上市 時間。

MPU 占據(jù) Chiplet 大部分應(yīng)用應(yīng)用場景，Omdia 預(yù)測 2024 年用于 MPU 的 Chiplet 約占 Chiplet 總市場規(guī)模的 43%。 隨著 Chiplet 技術(shù)的發(fā)展， Chiplet 產(chǎn)業(yè)鏈各環(huán)節(jié)逐漸完善，即由 Chiplet 系統(tǒng)級設(shè)計、EDA/IP、芯粒（核心、非核心、 IO Die、Base Die）、制造、封測組成的完整 Chiplet 生態(tài)鏈。

Chiplet 產(chǎn)業(yè)鏈主鏈有四大環(huán)節(jié)，包括芯粒、芯片設(shè)計、封裝生產(chǎn)和系統(tǒng)應(yīng)用，支撐環(huán)節(jié)包 括芯粒生產(chǎn)、設(shè)計平臺、EDA 工具、封裝基板、封測設(shè)備等領(lǐng)域。

3、IC 制造及封測廠加碼布局 Chiplet

目前全球封裝技術(shù)主要由臺積電、三星、Intel 等公司主導(dǎo)，主要是 2.5D 和 3D 封裝。2.5D 封裝技術(shù)已非常成熟，廣泛應(yīng)用于 FPGA、CPU、GPU 等芯片，目前是 Chiplet 架構(gòu)產(chǎn)品主要的 封裝解決方案。3D 封裝能夠幫助實現(xiàn) 3D IC，即晶粒間的堆疊和高密度互連，可以提供更為 靈活的設(shè)計選擇。但 3D 封裝的技術(shù)難度更高，目前主要有英特爾和臺積電掌握 3D 封裝技術(shù) 并商用。臺積電比三星、英特爾更早采用 Chiplet 的封裝方式。

1）、臺積電3DFabric封裝技術(shù)

臺積電推出了3D Fabric，搭載了完備的3D硅堆棧（3D Silicon Stacking）和先進的封裝技術(shù)。3DFabric 是由臺積電前端 3D 硅 堆棧技術(shù) TSMC SoIC 系統(tǒng)整合的芯片，由基板晶圓上封裝（Chip on Wafer on Substrate, CoWoS）與整合型扇出（Integrated Fan-Out, InFO）的后端 3D 導(dǎo)線連接技術(shù)所組成，能夠 為客戶提供整合異質(zhì)小芯片（Chiplet）的彈性解決方案。該項技術(shù)先后被用于賽靈思的 FPGA、 英偉達的 GPU 以及 AMD 的 CPU。

2）、Intel2.5D 封裝技術(shù)EMIB

Intel主導(dǎo)的 2.5D 封裝技術(shù)為 EMIB，使用多個嵌入式包含多個路由層的橋接芯片，同時內(nèi) 嵌至封裝基板，達到高效和高密度的封裝。由于不再使用 interposer 作為中間介質(zhì)，可以去 掉原有連接至 interposer 所需要的 TSV，以及由于 interposer 尺寸所帶來的封裝尺寸的限制，可以獲得更好的靈活性和更高的集成度。 相較于 MCM 和 CoWoS 技術(shù)，EMIB 技術(shù)獲得更高 的集成度和制造良率。英特爾對各種先進封裝產(chǎn)品組合 (如 Foveros、EMIB 和 Co-EMIB) 的 投資是實施公司新領(lǐng)導(dǎo)層所公布的 IDM2.0 戰(zhàn)略的關(guān)鍵。

3）、三星公X Cube 3D封裝技術(shù)

三星也在積極投資先進的封裝技術(shù)，以滿足 HPC 應(yīng)用在異質(zhì)芯片整合的快速發(fā)展。2020 年 8 月，三星公布了 X Cube 3D 封裝技術(shù)。在芯片互連方面，使用成熟的硅通孔 TSV 工藝。目前 X Cube 能把 SRAM 芯片堆疊在三星生產(chǎn)的 7nm EUV 工藝的邏輯芯片上，在更易于擴展 SRAM 容 量的同時也縮短了信號連接距離，提升了數(shù)據(jù)傳輸?shù)乃俣?。此后發(fā)布的 I-Cube 可以將一個 或多個邏輯Die 和多個 HBM die 水平放置在硅中介層，進行異構(gòu)集成。

4）、日月光FOCoS先進封裝技術(shù)

日月光憑借在 FOCoS 先進封裝技術(shù)的布局，是目前在封測代工廠中唯一擁有超高密度扇出解 決方案的供應(yīng)商。日月光的 FOCoS 提供了一種用于實現(xiàn)小芯片集成的硅橋技術(shù)，稱為 FOCoSB（橋），它利用帶有路由層的微小硅片作為小芯片之間的封裝內(nèi)互連，例如圖形計算芯片 (GPU)和高帶寬內(nèi)存(HBM)。硅橋嵌入在扇出 RDL 層中，是一種可以不使用硅中介層的 2.5D 封 裝方案。與使用硅中介層的 2.5D 封裝相比，F(xiàn)OCoS-B 的優(yōu)勢在于只需要將兩個小芯片連接在 一起的區(qū)域使用硅片，可大幅降低成本。

5）、長電科技2.5D TSV-less封裝技術(shù)

長電科技推出的面向Chiplet小芯片的高密度多維異構(gòu)集成技術(shù)平臺 XDFOI可實現(xiàn) TSV-less 技術(shù)，達到性能和成本的雙重優(yōu)勢，重點應(yīng)用領(lǐng)域為高性能運算如 FPGA、5G、自動駕駛、智能醫(yī)療等。XDFOI是一種以 2.5D TSV-less 為基本技術(shù)平臺的封裝技術(shù)， 在線寬/線距可達到 2μm/2μm 的同時，還可以實現(xiàn)多層布線層，以及 2D/2.5D 和 3D 多種異 構(gòu)封裝，能夠提供小芯片（Chiplet）及異構(gòu)封裝的系統(tǒng)封裝解決方案。目前長電先進 XDFOI 2.5D 試驗線已建設(shè)完成，并進入穩(wěn)定量產(chǎn)階段，同步實現(xiàn)國際客戶 4nm 節(jié)點多芯片系統(tǒng)集成 封裝產(chǎn)品出貨。