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從線上購物、觀影，再到使用手機銀行進行支付……我們的日常生活可能比我們想象的更依賴數(shù)據(jù)中心。如今，數(shù)據(jù)中心，尤其是管理PB級數(shù)據(jù)的超大規(guī)模數(shù)據(jù)中心，愈發(fā)受關注。IDC預計，至2025年，全球的數(shù)據(jù)量將達到175 ZB。隨著每年數(shù)字領域的數(shù)據(jù)量快速增長，要保持良好的線上體驗感，高帶寬和超快的網(wǎng)絡速度至關重要。

網(wǎng)絡提速的下一個前沿趨勢將是1.6T以太網(wǎng)。在如人工智能（AI）、自動駕駛、高性能計算（HPC）和云計算等快速增長的應用中，網(wǎng)速必須足夠快，才能在計算、網(wǎng)絡和存儲組件之間快速移動數(shù)據(jù)。

那么有沒有快速且風險較低的方式來實現(xiàn)1.6T以太網(wǎng)？答案是：有，那就是224G以太網(wǎng)PHY IP。

盡管今年開始已有諾干224G以太網(wǎng)設計出現(xiàn)，但預計第一波部署要到2026年。224G以太網(wǎng)的早期應用有重驅動芯片、交換機、AI擴展、光學模塊、I/O小芯片和FPGA等。1.6T以太網(wǎng)背后的助推因素是什么？以及未來，我們又該如何迎接網(wǎng)絡設計的挑戰(zhàn)和機遇？

為什么超大規(guī)模數(shù)據(jù)中心需要更高的以太網(wǎng)速度

盡管I/O速度不斷提高，但仍然無法跟上算力增長的步伐。我們所面臨的現(xiàn)實是，隨著摩爾定律的放緩和半導體逐漸趨近物理極限，算力與I/O帶寬之間的差距不斷拉開。為了增加算力資源，開發(fā)者可在芯片上添加更多晶體管，Multi-Die系統(tǒng)符合其要求，提供了添加更多晶體管、擴展算力的機會。CPU并行化和多線程等技術也提高了系統(tǒng)性能。但是，當邏輯門密度翻倍時，I/O性能僅提高了不到5%，而且自45nm工藝技術出現(xiàn)以來，每平方毫米的成本也一直在增加。面對當今數(shù)據(jù)的體量和復雜程度，I/O正在成為發(fā)展瓶頸。

為了支持不斷增長的數(shù)據(jù)需求，超大規(guī)模數(shù)據(jù)中心正在轉向更快、更扁平、更具可擴展性的網(wǎng)絡架構。更扁平的架構（不超過三層交換機）不僅降低了延遲，也推動了對更高帶寬和更長距離高效連接的需求。以太網(wǎng)高速接口的出現(xiàn)正是為了滿足連接方面的需求，也因此長期以來一直被視為互聯(lián)網(wǎng)數(shù)據(jù)連接的支柱。

為滿足愈發(fā)提高的互聯(lián)需求，每一代以太網(wǎng)標準都實現(xiàn)了速度翻番。事實上，超大規(guī)模用戶很大程度上影響了以太網(wǎng)的發(fā)展路線圖，推動了向1.6T以太網(wǎng)的演進。歷來接口標準都是每四年修訂一次，如今，為了消除I/O帶寬上的差距，這一時間間隔也開始縮短。

以太網(wǎng)協(xié)議還提供了一定程度的靈活性，比如速度協(xié)商、與軟件堆棧的向后兼容性，以及能夠使用不同種類和類別的介質等等，對數(shù)據(jù)中心SoC開發(fā)者而言頗具吸引力。無論是光纖、銅纜還是PCB背板，以太網(wǎng)協(xié)議都可支持。而相比銅纜，光纖連接更能有效防止形成I/O傳輸上的瓶頸。

推動224G以太網(wǎng)發(fā)展的因素

最新一代以太網(wǎng)標準將提供224G的數(shù)據(jù)速率，為1.6T以太網(wǎng)的發(fā)展奠定基礎。除數(shù)據(jù)井噴所引起的帶寬需求外，服務器前面板密度的增加也推動了對224G連接的需求。在數(shù)據(jù)中心內，前面板可插拔模塊的密度已接近極限，只剩下有限的空間供可插拔光學模塊使用。所以，SerDes接口就需要不斷提高運轉速度來順應其要求。

224G以太網(wǎng)還擁有其他諸多優(yōu)勢。它可以幫助高密度數(shù)據(jù)中心減少所需的線纜和交換機數(shù)量，達到更高的網(wǎng)絡效率。此外，它還可向后兼容其他以太網(wǎng)標準，同時簡化與現(xiàn)有網(wǎng)絡的集成。

緊縮的以太網(wǎng)設計裕度和面臨的獨特挑戰(zhàn)

224G以太網(wǎng)的設計需要一些獨特的考量，因為設計裕度將非常小。其一，光學元件需要放置得更靠近SoC，因為超過400G時，將電信號驅動到模塊所需的功耗會變得非常大。合封（將電芯片和光芯片集成在單個封裝中）可以讓主機SoC與光學接口之間的電氣鏈路變得更短，功耗也更低。其二，與112G SerDes相比，224G SerDes的每比特功耗需要至少降低了三分之一。

因此，優(yōu)化各個模擬模塊以減少阻礙將變得至關重要。有些新穎精簡的模擬架構可在最大程度增加帶寬的同時，減少寄生效應和噪聲失真。提高并行性對于處理更高的速度至關重要，但這需要在架構、電路和布局方面進行細致的設計。具有創(chuàng)新性的數(shù)字信號處理（DSP）可以補償模擬器件方面的限制并提供更好的抗噪性。

如果設計中的不同子層來自不同的供應商，那么互操作性將會構成另一項挑戰(zhàn)。

224G以太網(wǎng)PHY IP的實際運用，展示出速度驚人的224Gbps TX PAM-4眼圖。

224G以太網(wǎng)PHY IP的演示

新思科技是率先推出224G以太網(wǎng)PHY IP應用的公司，并對其有著深刻的理解。在ECOC 2022（瑞士巴塞爾）大會上，新思科技演示了一種224G接收器PHY，其誤碼率（BER）小于1e-6（20dB+信道）；今年的DesignCon大會上，演示了一種224G收發(fā)器PHY，具有全開5nm 224G PAM-4-TX眼圖；而在OFC 2023大會上，新思科技演示了其出色的環(huán)回性能，且BER小于7e-8。

作為新思科技高速SerDes IP核組合的一部分，新思科技224G以太網(wǎng)PHY IP可以滿足不斷增長的高帶寬和低延遲要求，同時提供超過IEEE 802.3和OIF標準電氣規(guī)范要求的信號完整性和抖動性能。這項經(jīng)過驗證的IP還有助于降低集成風險，確保數(shù)字信號層和混合信號層之間的互操作性，并加快產(chǎn)品上市時間。

在規(guī)劃224G以太網(wǎng)設計時（預計幾年后會有大量224G以太網(wǎng)入市），開發(fā)者可以通過與IP供應商合作占得先機，從而更順利地交付高性能數(shù)據(jù)中心應用。

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