作為現(xiàn)代科技的基石，半導(dǎo)體已經(jīng)滲透到各個領(lǐng)域。無論是智能手機、電動汽車，還是物聯(lián)網(wǎng)、人工智能，都關(guān)注半導(dǎo)體的應(yīng)用。隨著科技的持續(xù)發(fā)展和對高性能、高效能產(chǎn)品需求增長，半導(dǎo)體市場的前景將持續(xù)迎來巨大的增長。據(jù)臺積電預(yù)測，到2030年，全球半導(dǎo)體產(chǎn)值將達(dá)到1萬億美元。

11月23日，在上海浦東臨港新片區(qū)，在由臨港新片區(qū)管委會、上海市經(jīng)濟(jì)信息化委指導(dǎo)，由臨港集團(tuán)主辦、臨港科投與AspenCore承辦的“2023中國臨港國際半導(dǎo)體大會”上，臺積電（中國）有限公司副總經(jīng)理陳平博士以“半導(dǎo)體制程技術(shù)發(fā)展趨勢”為主題，就工藝技術(shù)/制程技術(shù)發(fā)展以及趨勢進(jìn)行了分享。

顛覆式創(chuàng)新“生成式AI”出現(xiàn)，計算無所不在

陳平博士認(rèn)為，生成式AI的橫空出世成為了劃時代顛覆式的應(yīng)用，重要意義不亞于計算機誕生與互聯(lián)網(wǎng)誕生，甚至瓦特蒸汽機。他表示，大數(shù)據(jù)、大模型、大算力是支持生成式AI基礎(chǔ)的三大要素，前兩個部分是AI科學(xué)家的工作，而提供支持大算力的晶體管，則是制造企業(yè)的工作。

盡管Chat GPT是去年9月份才出現(xiàn)，至今僅一年多時間就已發(fā)生了兩次迭代，同時端側(cè)已經(jīng)有很多應(yīng)用應(yīng)運而生，如高通發(fā)布的新的驍龍 8 Gen 3 SoC和聯(lián)發(fā)科天璣8300，已經(jīng)在端側(cè)算力提高到新的高度。陳平博士預(yù)測大模型將很快在智能手機，PC，平板端落地。

而在智能汽車應(yīng)用上，在過去的兩年，中國汽車在電氣化上面已做出了很大的進(jìn)展，此外，隨著大模型AI的出現(xiàn)，汽車智能化程度預(yù)計也會迎來突飛猛進(jìn)的發(fā)展，同時也給半導(dǎo)體工藝提出了挑戰(zhàn)。

大算力對芯片工藝提出更高要求

無論是云端，還是在端側(cè)的應(yīng)用，生成式AI將對半導(dǎo)體工藝提出了高算力和高能效比的要求。大算力是支撐大模型的一個必要條件，而大算力對于工藝來說就是更高的集成度，在單位面積里集成更多的晶體管。高能效比則是為了降低整體成本，如在數(shù)據(jù)中心中，目前主要成本是電和冷卻，若器件端功耗可降低20-30% ，對整體成本而言影響是巨大的。

用GPU運算的算力除上單位功耗算力的能效來看，2005年到現(xiàn)在是每兩年有3倍的增長。

陳平博士指出，如果我們用能效比去看，其實我們一直在摩爾定律這條曲線上，而且往前還必須沿著這個曲線前進(jìn)。

那芯片如何才能不斷實現(xiàn)高算力和高能效比的提升？陳平博士指出有兩大元素，首先是傳統(tǒng)工藝制程微縮上繼續(xù)前行，再者是2.5D、3D整合。他認(rèn)為這些微縮本身給我們提供了最有效的算力密度和能效比的提升。

而針對Chiplet能否取代先進(jìn)工藝的爭論，陳平博士直言不行“Chiplet只是擴展了芯片，但是改變不了芯片的品質(zhì)，就是能效比和算力密度，所以我們需要繼續(xù)提升?，F(xiàn)在3納米已經(jīng)進(jìn)入了大規(guī)模量產(chǎn)，2納米看起來也已經(jīng)呼之欲出了。再繼續(xù)往下，我們的工藝工程師還在繼續(xù)往前在努力?！?/p>

此外，制程與設(shè)計協(xié)同優(yōu)化 （DTCO）成為必要。DTCO的核心就是設(shè)計工程師與光刻工程師共同協(xié)作，尋找最佳的設(shè)計和光刻工藝方案。這個方案要既能滿足器件性能的要求，又能在Fab里實現(xiàn)。陳平博士介紹：“從7納米開始大概有25%的工藝是基于DTCO的，到5納米的時候就到40%，到3納米就更多。也就是說，我們在設(shè)計和工藝協(xié)同下面達(dá)到最好的輸出，不拘泥于一些很機械的參數(shù)。那些說摩爾定律死的人很多是拘泥于摩爾在某一個時代的定義，其實我們對那個已經(jīng)沒有太大的興趣?！?/p>

微縮工藝還能發(fā)展多久呢？陳平表示他對人類的智慧和工程師的創(chuàng)造性充滿自信。目前制程工藝在FinFET節(jié)點上，28納米是平面結(jié)構(gòu)最后一代，到16納米，12納米引用了新的晶體管結(jié)構(gòu)一直用到7納米，5納米，3納米，現(xiàn)在又碰到了新的挑戰(zhàn)，陳平表示：“臺積電在2納米上會引入所謂Nanosheet，類似于GAA結(jié)構(gòu)。在2納米以后現(xiàn)在有一種結(jié)構(gòu)叫CFET，再往后還有很多新的黑科技，所以大家要對半導(dǎo)體科學(xué)工作者有信心，就是往前走我們還沒有看到盡頭在哪里。”

3D系統(tǒng)集成將成為先進(jìn)工藝的重要組成部分

回顧半導(dǎo)體的發(fā)展歷史，1947年貝爾實驗室發(fā)明晶體管，1960年德州儀器發(fā)明了集成電路，把晶體管和一些小型電路集成在一起，到2010年左右的時候，開始把集成電路集成在一起，發(fā)展到3D堆疊和2.5D先進(jìn)封裝技術(shù)。

陳平博士表示，隨著數(shù)字化時代數(shù)據(jù)量的快速增加，SoC上的微縮已不足以滿足系統(tǒng)發(fā)展的需要。3D系統(tǒng)的引入將使得在SoC工藝基礎(chǔ)上大幅擴展集成度，實現(xiàn)所謂的Chiplet，同時，2.5D和3D工藝可以幫助實現(xiàn)異構(gòu)集成，讓邏輯芯片和存儲芯片得以方便地集成在一起。因此，2.5D和3D系統(tǒng)集成已成為先進(jìn)工藝的有機組成部分。

據(jù)介紹，臺積電的3D堆疊封裝技術(shù)有兩種，一種是wafer on wafer的堆疊，還有一種是chip on chip的堆疊，chip on chip的堆疊叫SoIC。臺積電的平行的整合就是2.5D，其中比較有名的是2012年臺推出的CoWoS工藝，還有iPhone里面的info，都是屬于2.5D的技術(shù)。

CoWoS技術(shù)面臨的最大挑戰(zhàn)是大型模型對計算的高要求。目前，CoWoS把邏輯和存儲芯片平行放置在一個中介層上，臺積電計劃于2025年將中介層的尺寸增加到六個六分之一掩模版，是目前的3.3倍。

而3D堆疊技術(shù)提供了更高的集成度，更好的帶寬，更好的性能，已可將十幾個HBM堆疊在一起。

另外，由于計算的引入，光電器件也成為了熱門，陳平表示：“由于計算的結(jié)果要通過光學(xué)網(wǎng)絡(luò)傳遞出去，因此光和電之間的集成整合也是給我們平臺提出了一個需要?！?/p>

陳平介紹到，目前的計算體系大概分為幾個層次。第一個層次是計算單元，比如GPU和DSA，通過3D打印技術(shù)整合在一起，這是最底層的計算部分，在這個部分，要實現(xiàn)最好的能效比，不僅涉及到邏輯工藝，還包括供電，如現(xiàn)在最熱的概念I(lǐng)BR，也是為了提高能效比。最終的計算需要依靠大數(shù)據(jù)和大的內(nèi)存實現(xiàn)，而內(nèi)存的集成是下一級的集成。最終，還需要進(jìn)行單個相集成，直接將計算與光學(xué)結(jié)合。

上述系統(tǒng)非常復(fù)雜，需要使用系統(tǒng)架構(gòu)的共同優(yōu)化（STCO），這比DTCO更復(fù)雜。陳平博士表示：“如果使用先進(jìn)的工藝和技術(shù)加上STCO設(shè)計，有可能會降低幾個數(shù)量級，這是我們在工藝上目前正在努力實現(xiàn)的目標(biāo)?！?/p>

最后，陳平博士總結(jié)表示，顛覆式技術(shù)的出現(xiàn)使半導(dǎo)體含量持續(xù)增加，算力和能效比需求的不斷提升驅(qū)動制程技術(shù)發(fā)展，他指出制程技術(shù)發(fā)展趨勢主要有三點：首先是器件微縮和2.5D/3D系統(tǒng)集成并行發(fā)展；其次，電學(xué)與光學(xué)技術(shù)的結(jié)合，同時提升算力、運力、存力各類產(chǎn)品的性能；最后，DTCO/STCO技術(shù)，推動系統(tǒng)、設(shè)計、制程的協(xié)同發(fā)展。