投資金額逾兆元的臺(tái)積電一納米建廠計(jì)劃，擬在嘉義縣太保市的科學(xué)園區(qū)設(shè)廠。這是臺(tái)積電繼日前法說會(huì)宣布在高雄廠增建第三座二納米晶圓廠。

消息人士透露，臺(tái)積電已向主管嘉義科學(xué)園區(qū)的南科管理局提出一百公頃用地需求，其中四十公頃設(shè)先進(jìn)封裝廠，后續(xù)六十公頃將作為一納米建廠用地。由于臺(tái)積電用地需求超出嘉義科學(xué)園區(qū)第一期規(guī)劃的八十八公頃面積，預(yù)期將加速第二期擴(kuò)編，以利臺(tái)積電進(jìn)駐。

臺(tái)積電表示，設(shè)廠地點(diǎn)選擇有諸多考量因素，臺(tái)積電以臺(tái)灣作為主要基地，不排除任何可能，也持續(xù)與管理局合作評(píng)估在適合半導(dǎo)體建廠用地。臺(tái)積電指出，一切資訊請(qǐng)以公司對(duì)外公告為主。

嘉義縣長翁章梁指出，尊重臺(tái)積電設(shè)廠地點(diǎn)決定，相信會(huì)有最佳評(píng)估，誠摯歡迎臺(tái)積電投資嘉義、更歡迎優(yōu)秀的人才來嘉義，相信嘉縣未來幾年將成為西部走廊最具競爭力和發(fā)展?jié)摿Τ鞘小Ｋ舱f，嘉義科學(xué)園區(qū)目前綠電充足，也擬興建海水淡化廠，為產(chǎn)業(yè)打造發(fā)展好基地，優(yōu)渥條件絕對(duì)是首選。

據(jù)了解，臺(tái)積電建廠小組在嘉義科學(xué)園區(qū)去年八月編定納入南科管理局管轄的科學(xué)園區(qū)前，即派人前往進(jìn)行廠勘，這也是在進(jìn)駐桃園龍?zhí)犊茖W(xué)園區(qū)第三期擴(kuò)建遭激烈抗?fàn)幒?，臺(tái)積電建廠小組啟動(dòng)備案計(jì)劃，最后決定放棄在龍科三期擴(kuò)建案內(nèi)的設(shè)廠計(jì)劃。

臺(tái)積電放棄龍?zhí)督◤S后，立即引來包括高雄、臺(tái)中、彰化、嘉義、云林、臺(tái)南及屏東等各縣市首長爭相拉攏前去投資，各地方政府也都表明將在土地和供水供電全力協(xié)助。翁章梁當(dāng)時(shí)即表態(tài)，若臺(tái)積電要到嘉義評(píng)估，他將擔(dān)任召集人，并組專業(yè)小組全力協(xié)助，并強(qiáng)調(diào)該縣有很多臺(tái)糖土地，未來征收不會(huì)有太大問題。

不過，臺(tái)積電長期向國科會(huì)主管的管理局租地，雙方建立單一窗口，最后擇定落腳嘉義科學(xué)園區(qū)，主要是因?yàn)榇丝茖W(xué)園區(qū)地理位置佳、 土地面積完整，并具可擴(kuò)充性。這與翁章梁說法吻合。

一納米制程落腳嘉科，可分散區(qū)域風(fēng)險(xiǎn)，也有利嘉義縣城市發(fā)展，縮小城鄉(xiāng)差距。再者，嘉義科學(xué)園區(qū)離嘉義高鐵站車程僅七分鐘，往北串起臺(tái)積電中科、竹科廠，往南串連南科廠及高雄廠，均符合臺(tái)積電創(chuàng)辦人張忠謀先前所提可在一日內(nèi)動(dòng)員上千名工程師支援各廠區(qū)運(yùn)作，讓臺(tái)灣西部科技廊帶更完整。

業(yè)界人士分析，臺(tái)積電進(jìn)來宣布高雄擴(kuò)建第三座2納米廠、美國二廠踩煞車、1納米落腳嘉義，宣示了臺(tái)積電將先進(jìn)制程根留臺(tái)灣的決心。

此舉不僅向全球芯片商表達(dá)「你要最具性價(jià)比且最先進(jìn)的芯片代工，就是要來臺(tái)灣生產(chǎn)」，也向三星及英特爾展現(xiàn)臺(tái)積電擁有全球最完善的晶圓代工生態(tài)系，加上政策強(qiáng)力支持，要撼動(dòng)臺(tái)積電全球晶圓代工龍頭地位，套句臺(tái)積電總裁魏哲家的話「門都沒有！」

臺(tái)積電2nm工廠，也規(guī)劃了兩座

當(dāng)臺(tái)積電 (TSMC) 準(zhǔn)備推出全新工藝技術(shù)時(shí)，通常會(huì)建造一座新晶圓廠來滿足其 alpha 客戶的需求，然后通過升級(jí)現(xiàn)有晶圓廠或建造另一座工廠來增加產(chǎn)能。對(duì)于 N2（2 納米級(jí)），該公司似乎采取了略有不同的方法，因?yàn)樗呀?jīng)建造了兩座具備 N2 能力的晶圓廠，并正在等待政府批準(zhǔn)第三座晶圓廠。

我們還準(zhǔn)備從 2025 年開始量產(chǎn) N2，”臺(tái)積電即將離任的董事長劉馬克在與財(cái)務(wù)分析師和投資者舉行的公司財(cái)報(bào)電話會(huì)議上表示?！拔覀冇?jì)劃在新竹和高雄建設(shè)多個(gè)晶圓廠或多期 2nm 技術(shù)科學(xué)園，以支持客戶強(qiáng)勁的結(jié)構(gòu)性需求。[…]“在臺(tái)中科學(xué)園區(qū)，政府審批程序正在進(jìn)行中，也已步入正軌。”

臺(tái)積電正準(zhǔn)備在臺(tái)灣建設(shè)兩家能夠生產(chǎn) N2 芯片的制造工廠。第一個(gè)晶圓廠計(jì)劃選址新竹縣寶山附近，毗鄰 R1 研發(fā)中心，該中心是專門為開發(fā) N2 技術(shù)及其后續(xù)技術(shù)而建造的。該工廠預(yù)計(jì)將于 2025 年下半年開始大批量制造 (HVM) 2 納米芯片。第二個(gè)具有 N2 能力的制造工廠將位于高雄科學(xué)園區(qū)，該園區(qū)是高雄附近的南臺(tái)灣科學(xué)園區(qū)的一部分。該工廠 HVM 的啟動(dòng)預(yù)計(jì)會(huì)稍晚一些，可能在 2026 年左右。

此外，該代工廠正在努力獲得政府批準(zhǔn)，在臺(tái)中科學(xué)園區(qū)建造另一座具有 N2 能力的晶圓廠。如果該公司在 2025 年開始建設(shè)該工廠，該工廠最快可在 2027 年投產(chǎn)。

臺(tái)積電擁有三個(gè)能夠使用其 2nm 工藝技術(shù)制造芯片的晶圓廠，準(zhǔn)備在未來幾年提供巨大的 2nm 產(chǎn)能。

臺(tái)積電預(yù)計(jì)在 2025 年下半年左右啟動(dòng)使用其 N2 工藝技術(shù)的 HVM，該技術(shù)采用環(huán)柵 (GAA) 納米片晶體管。臺(tái)積電的第二代2納米級(jí)工藝技術(shù) - N2P - 將增加背面功率傳輸。該技術(shù)將于2026年實(shí)現(xiàn)量產(chǎn)。

1nm后的芯片，靠什么？

毫無疑問，下一代的CMOS邏輯將邁入1nm時(shí)代，在即將舉行的IEDM上，。有不少關(guān)于“下一代 CMOS”的著名講座。因此，我們將它們分為“互補(bǔ)FET”、“2D材料”和“多層布線”子類別。

在本文中，按順序進(jìn)行介紹。

將構(gòu)成 CMOS 的兩個(gè) FET 堆疊起來，將硅面積減少一半

第一個(gè)是“下一代 CMOS 邏輯”領(lǐng)域中的“互補(bǔ) FET (CFET)”。CMOS邏輯（邏輯電路）由至少兩個(gè)晶體管組成：一個(gè)n溝道MOS FET和一個(gè)p溝道MOS FET。晶體管數(shù)量最少的邏輯電路是反相器（邏輯反相電路），由1個(gè)n溝道MOS和1個(gè)p溝道MOS組成。換句話說，它需要相當(dāng)于兩個(gè)晶體管的硅面積。

CFET 是這兩種類型 MOSFET 的三維堆疊。理論上，可以使用一個(gè) FET 占用的硅面積來創(chuàng)建 CMOS 邏輯。與傳統(tǒng)CMOS相比，硅面積減半。但制造工藝相當(dāng)復(fù)雜，挑戰(zhàn)重重，打造難度較大。

在IEDM 2023上，CFET研發(fā)取得了重大進(jìn)展。臺(tái)積電和英特爾均推出了單片堆疊下層 FET 和上層 FET 的 CMOS 電路。TSMC 演示了一個(gè) CFET 原型，該原型將 n 溝道 FET 單片堆疊在 p 溝道 FET 之上。所有 FET 均具有納米片結(jié)構(gòu)。柵極間距為48nm。制造成品率達(dá)90%以上。目前的開/關(guān)比超過6位數(shù)。

Intel 設(shè)計(jì)了一個(gè) CFET 原型，將三個(gè) n 溝道 FET 單片堆疊在三個(gè) p 溝道 FET 之上 (29-2)。所有 FET 均具有納米帶結(jié)構(gòu)（與納米片結(jié)構(gòu)基本相同的結(jié)構(gòu)）。我們制作了柵極間距為 60nm 的 CMOS 反相器原型并確認(rèn)了其運(yùn)行。

采用二維材料制成GAA結(jié)構(gòu)的納米片通道

下一代 CMOS 邏輯晶體管的另一個(gè)有希望的候選者是通道是過渡金屬二硫?qū)倩?(TMD) 化合物的二維材料（單層和極薄材料）的晶體管。當(dāng) MOSFET 的溝道尺寸縮短時(shí)，“短溝道效應(yīng)”成為一個(gè)主要問題，其中閾值電壓降低且變化增加。減輕短溝道效應(yīng)的一種方法是使溝道變薄。TMD很容易形成單分子層，原則上可以創(chuàng)建最薄的通道。

TMD 溝道最初被認(rèn)為是一種用于小型化傳統(tǒng)平面 MOSFET 的技術(shù)（消除了對(duì)鰭結(jié)構(gòu)的需要）。最近，選擇TMD作為環(huán)柵（GAA）結(jié)構(gòu)的溝道材料的研究變得活躍。候選通道材料包括二硫化鉬（MoS2）、二硫化鎢（WS2）和二硒化鎢（WSe2）。

包括臺(tái)積電等在內(nèi)的聯(lián)合研究小組開發(fā)了一種具有納米片結(jié)構(gòu)的n溝道FET，其中溝道材料被單層MoS2取代。柵極長度為40nm。閾值電壓高，約為1V（常關(guān)操作），導(dǎo)通電流約為370μA/μm（Vds約為1.0V），電流開關(guān)比為10的8次方。

imec和 Intel 的聯(lián)合研究團(tuán)隊(duì)使用二維溝道候選材料在 300mm 晶圓上制造了原型 n 溝道 MOS 和 p 溝道 MOS，并評(píng)估了它們的特性。候選材料有 MoS2、WS2和 WSe2。MoS2單層膜適用于n溝道FET，WSe多層膜適用于p溝道FET。

包括臺(tái)積電等在內(nèi)的聯(lián)合研究小組開發(fā)出一種二維材料晶體管，其電流-電壓特性與n溝道FET和p溝道FET相同。MoS2（一種 n 溝道材料）和 WSe2（一種 p 溝道材料）在藍(lán)寶石晶圓上生長，并逐個(gè)芯片轉(zhuǎn)移到硅晶圓上。此外，英特爾還原型制作了具有GAA結(jié)構(gòu)的二維材料溝道FET，并在n溝道和p溝道上實(shí)現(xiàn)了相對(duì)較高的遷移率。

石墨烯、釕和鎢將取代銅 (Cu) 互連

多層布線是支持CMOS邏輯擴(kuò)展的重要基礎(chǔ)技術(shù)。人們擔(dān)心，當(dāng)前流行的銅（Cu）多層互連的電阻率將由于小型化而迅速增加。因此，尋找金屬來替代 Cu 的研究非?；钴S。候選材料包括石墨烯、釕 (Ru) 和鎢 (W)。

臺(tái)積電將宣布嘗試使用石墨烯（一種片狀碳同素異形體）進(jìn)行多層布線。當(dāng)我們制作不同寬度的互連原型并將其電阻與銅互連進(jìn)行比較時(shí)，我們發(fā)現(xiàn)寬度為15 nm或更小的石墨烯互連的電阻率低于銅互連的電阻率。石墨烯的接觸電阻率也比銅低四個(gè)數(shù)量級(jí)。將金屬離子嵌入石墨烯中可以改善互連的電性能，使其成為下一代互連的有前途的材料。

imec 制作了高深寬比 (AR) 為 6 至 8、節(jié)距為 18 nm 至 26 nm 的 Ru 兩層精細(xì)互連原型，并評(píng)估了其特性。制造工藝為半鑲嵌和全自對(duì)準(zhǔn)過孔。在AR6中原型制作寬度為10 nm（對(duì)應(yīng)間距18 nm至20 nm）的Ru線測得的電阻值低于AR2中模擬的Cu線的電阻值。

應(yīng)用材料公司開發(fā)了一種充分利用 W的低電阻互連架構(gòu)。適用于2nm以上的技術(shù)節(jié)點(diǎn)。我們充分利用 W 襯墊、W 間隙填充和 W CMP（化學(xué)機(jī)械拋光）等基本技術(shù)。

將存儲(chǔ)器等元件納入多層布線過程

一種有些不尋常的方法是研究多層互連過程（BEOL）中的存儲(chǔ)器等構(gòu)建元件。多層布線下面通常是 CMOS 邏輯電路。因此，理論上，BEOL 中內(nèi)置的元件不會(huì)增加硅面積。它是提高存儲(chǔ)密度和元件密度的一種手段。

斯坦福大學(xué)和其他大學(xué)的聯(lián)合研究小組將提出在多層邏輯布線工藝中嵌入氧化物半導(dǎo)體 (OS) 增益單元晶體管型存儲(chǔ)元件的設(shè)計(jì)指南。操作系統(tǒng)選擇了氧化銦錫 (ITO) FET。我們比較了 OS/Si 混合單元和 OS/OS 增益單元。

imec 開發(fā)了MRAM技術(shù)，可將自旋軌道扭矩 (SOT) 層和磁隧道結(jié) (MTJ) 柱減小到大致相同的尺寸。它聲稱可以將功耗降低到傳統(tǒng)技術(shù)的三分之一，將重寫周期壽命延長10的15次方，并減少存儲(chǔ)單元面積。

加州大學(xué)洛杉磯分校率先集成了壓控 MRAM 和 CMOS 外圍電路。MRAM的切換時(shí)間極短，為0.7ns（電壓1.8V）。原型芯片的讀取訪問時(shí)間為 8.5ns，寫入周期壽命為 10 的 11 次方。

將計(jì)算功能納入傳感器中

我還想關(guān)注“傳感器內(nèi)計(jì)算技術(shù)”，它將某種計(jì)算功能集成到傳感器中。包括旺宏國際在內(nèi)的聯(lián)合研究小組將展示基于 3D 單片集成技術(shù)的智能圖像傳感器。使用 20nm 節(jié)點(diǎn) FinFET 技術(shù)，將類似于 IGZO DRAM 的存儲(chǔ)層單片層壓在 CMOS 電路層的頂部，并在其頂部層壓由二維材料 MoS2制成的光電晶體管陣列層。光電晶體管陣列的布局為 5 x 5。

西安電子科技大學(xué)和西湖大學(xué)的聯(lián)合研究小組設(shè)計(jì)了一種光電神經(jīng)元，由一個(gè)光電晶體管和一個(gè)閾值開關(guān)組成，用于尖峰神經(jīng)網(wǎng)絡(luò)。對(duì)連續(xù)時(shí)間內(nèi)的傳感信號(hào)（光電轉(zhuǎn)換信號(hào)）進(jìn)行壓縮編碼。

在硅晶圓上集成 GaN 功率晶體管和 CMOS驅(qū)動(dòng)器

對(duì)于能帶隙比 Si 更寬的化合物半導(dǎo)體器件（寬禁帶器件），在 Si 晶圓上制造氮化鎵 (GaN) 基 HEMT 的運(yùn)動(dòng)十分活躍。英特爾在 300mm 硅晶圓上集成了 GaN 功率晶體管和 CMOS 驅(qū)動(dòng)器。CMOS驅(qū)動(dòng)器是GaN增強(qiáng)型n溝道MOS HEMT和Si p溝道MOS FET的組合。用于GaN層的Si晶片使用面。對(duì)于 Si MOS FET，將另一個(gè)面的硅晶片粘合在一起，只留下薄層，用作溝道。

CEA Leti 開發(fā)了用于 Ka 波段功率放大器的 AlN/GaN/Si MIS-HEMT (38-3)。兼容200mm晶圓Si CMOS工藝。通過優(yōu)化SiN柵極絕緣膜原型制作的HTMT的ft為81GHz，fmax為173GHz。28GHz 時(shí)的 PAE（功率負(fù)載效率）極高，達(dá)到 41%（電壓 20V）。假設(shè)我們已經(jīng)實(shí)現(xiàn)了與 GaN/SiC 器件相當(dāng)?shù)男阅堋?/p>

6400萬像素、像素尺寸為0.5μm見方的小型CMOS圖像傳感器。

在圖像傳感器中，顯著的成果包括像素?cái)?shù)量的增加、像素尺寸的減小、噪聲的減少以及自動(dòng)對(duì)焦功能的進(jìn)步。三星電子已試制出具有 6400 萬像素、小像素尺寸為 0.5 μm 見方的高分辨率 CMOS 圖像傳感器。

使用銅電極混合鍵合堆疊三個(gè)硅晶片，并為每個(gè)像素連接一個(gè)光電二極管和后續(xù)電路。與傳統(tǒng)型號(hào)相比，RTS（隨機(jī)電報(bào)信號(hào)）噪聲降低了 85%，F(xiàn)D（浮動(dòng)擴(kuò)散）轉(zhuǎn)換增益提高了 67%。

OmniVision Technologies 開發(fā)了一款 HDR 全局快門 CMOS 圖像傳感器，其像素間距為 2.2μm。它是通過將兩片硅片粘合在一起而制成的。FPN（固定模式噪聲）為1.2e-（rms值），時(shí)間噪聲為3.8e-（rms值）。

佳能已經(jīng)推出了雙像素交叉 CMOS 圖像傳感器原型，其中一對(duì)光電二極管以 90 度扭轉(zhuǎn)排列。通過全方位相位差檢測執(zhí)行自動(dòng)對(duì)焦 (AF)。AF 的最低照度低至 0.007 lux。