來源：中國科學(xué)院微電子研究所

金屬-氧化物-半導(dǎo)體場效應(yīng)晶體管（MOSFET）是推動大規(guī)模CMOS集成電路按照“摩爾定律”持續(xù)微縮并不斷發(fā)展的核心器件。近十幾年，為突破更小技術(shù)節(jié)點下的微縮挑戰(zhàn)，晶體管結(jié)構(gòu)創(chuàng)新成為了技術(shù)發(fā)展的主要路徑，從平面晶體管演進到鰭式場效應(yīng)晶體管，再到最新3nm技術(shù)節(jié)點下的堆疊納米溝道全環(huán)繞柵極FET（GAAFET），通過晶體管內(nèi)部溝道的全三維化以獲得更好的短溝道柵控能力與同尺寸導(dǎo)電性能。在1nm技術(shù)節(jié)點附近，因為MOSFET柵控能力無法進一步提升、內(nèi)部Si基導(dǎo)電溝道臨近載流子傳輸量子效應(yīng)限制邊界，傳統(tǒng)摩爾定律所描述的尺寸縮減不再預(yù)期有效，晶體管結(jié)構(gòu)創(chuàng)新將邁入更進一步的晶體管垂直三維堆疊。

近日，中國科學(xué)院微電子研究所集成電路先導(dǎo)工藝研發(fā)團隊在中國科學(xué)雜志社的《國家科學(xué)評論》（National Science Review，NSR）在線發(fā)表了關(guān)于先進CMOS集成電路新結(jié)構(gòu)晶體管的綜述文章“New structure transistors for advanced technology node CMOS ICs”（《用于集成電路的新興材料和晶體管》專題論文之一），并入選期刊封面論文。該文從最新的GAAFET所面臨的關(guān)鍵技術(shù)挑戰(zhàn)出發(fā)，針對1nm技術(shù)節(jié)點下集成電路持續(xù)發(fā)展的集成密度需求，介紹了實現(xiàn)晶體管垂直三維堆疊的主要途徑，包括上下垂直互補FET（也稱3D堆疊FET）和垂直溝道晶體管，總結(jié)了實現(xiàn)晶體管三維堆疊的單次與順次集成路徑和工藝方法、所需的創(chuàng)新工藝、材料（低溫外延硅、碳納米管、二維材料等）以及協(xié)同設(shè)計技術(shù)，分析了面向大規(guī)模集成應(yīng)用的關(guān)鍵工藝、電路設(shè)計及內(nèi)部散熱挑戰(zhàn)，展望了未來進一步與其它新原理晶體管及3D芯片與系統(tǒng)結(jié)合的綜合發(fā)展可能。

中國科學(xué)院微電子研究所張青竹研究員、張永奎高級工程師為論文第一作者，殷華湘研究員為論文通訊作者。

全文鏈接：
https://doi.org/10.1093/nsr/nwae008

集成電路中MOSFET持續(xù)創(chuàng)新發(fā)展路徑

晶體管三維堆疊中的不同溝道材料選擇與方法

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審核編輯 黃宇