一位客戶向我們提出了一個(gè)想法，希望我們?cè)O(shè)計(jì)一種解決方案，用于監(jiān)測(cè)無(wú)線通信信號(hào)的頻譜，以確保系統(tǒng)安全，即檢測(cè)頻譜中的意外活動(dòng)。意外活動(dòng)可以在任何頻率、任何時(shí)間、使用任何通信協(xié)議發(fā)生?？紤]到當(dāng)今的技術(shù)，這些要求意味著要以高分辨率監(jiān)測(cè)多個(gè)千兆赫的頻率范圍。盡管設(shè)置極具挑戰(zhàn)性，但這項(xiàng)工作與我們的目標(biāo)不謀而合。

面臨的挑戰(zhàn)

作為概念驗(yàn)證，客戶要求系統(tǒng)以低于50 kHz的分辨率持續(xù)監(jiān)控4.096 GHz帶寬。能夠以這種速度處理信號(hào)的硬件平臺(tái)并不多，即使是現(xiàn)代ASIC也面臨巨大挑戰(zhàn)?？紤]到這一點(diǎn)，我們選擇了AMD的最新產(chǎn)品之一，即其Zynq UltraScale+ RFSoC器件。

解決方案

我們的團(tuán)隊(duì)在一臺(tái)設(shè)備上安裝了完整的概念驗(yàn)證系統(tǒng)--既有用于生成測(cè)試信號(hào)的信號(hào)發(fā)射器，也有用于計(jì)算頻譜的信號(hào)接收器。FFT大小必須很大，每個(gè)時(shí)鐘周期處理8個(gè)采樣點(diǎn)：131'072個(gè)點(diǎn)，分辨率為31.25kHz，滿足<50 kHz的分辨率要求。為此，需要進(jìn)行大量?jī)?yōu)化，以最大限度地減少FPGA資源：使用線性插值來(lái)減少LUT大小，利用函數(shù)對(duì)稱(chēng)性來(lái)減少LUT大小，在多個(gè)位置之間共享LUT輸出等。時(shí)鐘頻率為512MHz，以處理GHz信號(hào)。BRAM和URAM的使用率非常高，這使得圍繞BRAM/URAM的時(shí)序閉合具有挑戰(zhàn)性。另一個(gè)挑戰(zhàn)是數(shù)據(jù)縮減。原始頻譜數(shù)據(jù)（+ 元數(shù)據(jù)）每個(gè)采樣64位，速度為4.096 GS/s（512MHz時(shí)鐘上的512位總線速度為262.144 Gbps）。由于任何CPU都無(wú)法處理如此大的數(shù)據(jù)量，客戶提供了一種算法來(lái)丟棄他們不需要的數(shù)據(jù)。

仙女座Andromeda XRU50核心板

仙女座Andromeda XRU50結(jié)構(gòu)框圖

成果

在AMD Zynq UltraScale+ RFSoC器件上實(shí)現(xiàn)了4.096 GS/s復(fù)雜信號(hào)（相當(dāng)于 8.192 GS/s 真實(shí)信號(hào)）監(jiān)測(cè)概念驗(yàn)證，時(shí)鐘頻率為512MHz。系統(tǒng)包括單個(gè)器件上的發(fā)射器和接收器，這就要求對(duì)資源使用進(jìn)行復(fù)雜的優(yōu)化。實(shí)現(xiàn)的信號(hào)監(jiān)測(cè)分辨率為31.25kHz，遠(yuǎn)遠(yuǎn)低于最初的要求。

瑞蘇盈科

Enclustra（瑞蘇盈科）是FPGA領(lǐng)域全球一流的公司， 2004年成立于瑞士并成為AMD官方合作伙伴，同時(shí)是Altera FPGA金牌方案商、Microchip官方方案商。提供FPGA核心板/開(kāi)發(fā)板、FPGA IP核、全棧設(shè)計(jì)服務(wù)。目前有來(lái)自29個(gè)國(guó)家的員工在全球70+國(guó)家服務(wù)1600+客戶。其中不乏西門(mén)子、博世、羅氏、保時(shí)捷、ABB、舍弗勒、英飛凌等頂級(jí)企業(yè)。

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