91欧美超碰AV自拍|国产成年人性爱视频免费看|亚洲 日韩 欧美一厂二区入|人人看人人爽人人操aV|丝袜美腿视频一区二区在线看|人人操人人爽人人爱|婷婷五月天超碰|97色色欧美亚州A√|另类A√无码精品一级av|欧美特级日韩特级

0
  • 聊天消息
  • 系統(tǒng)消息
  • 評論與回復
登錄后你可以
  • 下載海量資料
  • 學習在線課程
  • 觀看技術視頻
  • 寫文章/發(fā)帖/加入社區(qū)
會員中心
創(chuàng)作中心

完善資料讓更多小伙伴認識你,還能領取20積分哦,立即完善>

3天內不再提示

一文詳解多芯片堆疊技術

深圳市賽姆烯金科技有限公司 ? 來源:學習那些事 ? 2025-04-12 14:22 ? 次閱讀
加入交流群
微信小助手二維碼

掃碼添加小助手

加入工程師交流群

文章來源:學習那些事

原文作者:趙先生

本文介紹了芯片的堆疊與堆疊產(chǎn)生的應力問題。

多芯片堆疊

多芯片堆疊技術的出現(xiàn),順應了器件朝著小型化、集成化方向發(fā)展的趨勢。該技術與先進封裝領域中的系統(tǒng)級封裝(SIP)存在一定差異。先進封裝涵蓋多種前沿工藝技術,如重布線層(RDL)、硅通孔(TSV)、金屬凸點(Bump)以及晶圓級封裝(WLP)等。晶圓級封裝已突破傳統(tǒng)封裝在劃片、粘片、鍵合和密封等方面的工藝范疇,像芯片再布線、凸點生長與倒裝焊接,芯片通孔、疊層與互連,乃至扇出型晶圓級封裝(FOWLP)、扇入型晶圓級封裝(FIWLP),均屬于廣義上的封裝概念。部分中道線工藝在一些工廠雖被歸為后道工序,但相較于后道封裝工藝,其與前道晶圓制造工藝的聯(lián)系更為緊密。

多芯片堆疊所構建的器件,同樣屬于SIP。不過,其采用的是傳統(tǒng)的芯片粘接和引線鍵合工藝,因此本質上屬于傳統(tǒng)封裝類型。芯片的疊層粘接能夠大幅節(jié)省空間,但在操作過程中,需確保下層芯片的管腳(Pad)點不會被上層芯片或粘接劑覆蓋,以免對后續(xù)的引線鍵合工序造成影響。多芯片堆疊的形式主要由芯片的大小、形狀以及管腳點的分布決定,常見的堆疊形式如圖1-圖3所示。

wKgZO2f6BsaACslBAAEXrxoE9DQ752.jpg

圖1 多芯片的錯層堆疊

wKgZPGf6BsaAYWr6AAFGU9iast0400.jpg

圖2 多芯片的交叉堆疊

wKgZPGf6BsaAE93LAAD2Hw8MFoA193.jpg

圖3 多芯片的金字塔堆疊

多層芯片堆疊應力集中

在多層芯片堆疊過程中,由于芯片正面設有鈍化層,無法采用合金燒結的方式進行芯片間的堆疊,一般會選用膠黏劑來實現(xiàn)粘接。具體的粘接工藝流程為,首先將最下層芯片進行粘接;接著在最下層芯片表面涂抹膠黏劑,隨后粘接上層芯片,依此方式逐層疊加粘接。研究顯示,由于膠黏劑與硅芯片的熱膨脹系數(shù)存在差異,多層芯片之間會產(chǎn)生較大應力。

有研究人員針對塑封的多層芯片堆疊器件開展建模仿真,識別出應力集中的三種主要形式,如圖4所示。

wKgZPGf6BseAe85iAADJzqw_2YY004.jpg

圖4多層堆疊粘片主要失效位置

多層芯片堆疊應力集中產(chǎn)生的失效形式:

芯片與環(huán)氧塑封料分層:上層芯片與環(huán)氧塑封料之間會產(chǎn)生應力,這一應力致使芯片與塑封料界面處出現(xiàn)分層現(xiàn)象。

下層芯片損傷:上下層芯片間的應力會在上層芯片的邊角位置高度集中。這種集中應力往往會導致下層芯片出現(xiàn)裂紋,嚴重時甚至造成芯片斷裂,對器件造成致命性破壞,具體可參考圖5。

wKgZO2f6BsaAWokCAAM53uN-jvo124.jpg

圖5下層芯片裂紋

芯片與膠黏劑整體和環(huán)氧塑封料分層:下層芯片邊緣與環(huán)氧塑封料之間存在應力,這種應力會使芯片和膠黏劑構成的整體,與環(huán)氧塑封料之間發(fā)生分層。

研究表明,上述應力的大小,與材料的熱膨脹系數(shù)、芯片厚度等關鍵參數(shù)緊密相關。

芯片的裂紋

為了通過目檢清晰觀察膠黏劑從芯片四周溢出的輪廓,通常會在芯片下方懸空部位填充不導電膠。研究人員將硅片切割成與待封裝芯片相同尺寸,并分別堆疊至兩層、三層、四層,隨后開展 -55℃至125℃的溫度循環(huán)試驗。試驗結果顯示,填充不導電膠的電路出現(xiàn)了熱失配問題。在溫度循環(huán)試驗結束后,上層芯片均出現(xiàn)了不同程度的裂紋,裂紋首先沿底層芯片邊緣位置擴展,最終有可能貫穿整個芯片,具體現(xiàn)象如圖6所示。

仿真結果表明,使用不導電膠填充的模型,其最大應力位置與實際觀察到的上層芯片裂紋位置一致,均出現(xiàn)在上層芯片、填充的不導電膠、下層芯片邊緣三者的交接面上。而未使用不導電膠填充的模型,上層芯片的最大應變相較于使用不導電膠填充的模型,降低了91.7%。由此可見,硅芯片與膠黏劑之間匹配性的差異,是引發(fā)芯片裂紋的主要原因。這些裂紋在溫度循環(huán)等可靠性試驗過程中,會進一步擴展,嚴重時可導致芯片斷裂。底部無填充的堆疊芯片情況,如圖7所示。

wKgZPGf6BsaACHaLAAs4iZvrTFM666.jpg

圖6堆疊粘片的裂紋

wKgZO2f6BsaABWXtAAtHu4DUbwA021.jpg

圖7無填充的堆疊芯片

爬膠與膠膜

在傳統(tǒng)封裝工藝里,芯片粘接普遍采用直接涂抹導熱膠的方式。這種導熱膠不僅使用便捷,而且能提供足夠的粘接強度。然而,在多層堆疊芯片的場景下,芯片通常會被減薄至很薄的尺寸,部分芯片厚度甚至達到100μm。當使用常規(guī)導熱膠進行這類超薄芯片間的粘接時,爬膠問題頻繁出現(xiàn)。爬膠會致使部分導熱膠溢出到芯片表面,污染管腳(Pad)點,進而對后續(xù)的鍵合工序造成嚴重影響。

為解決這一難題,材料供應商研發(fā)出導熱膠膜,以此替代傳統(tǒng)導熱膠。導熱膠膜具有固定的厚度,借助這一特性,能夠有效控制膠量和粘接厚度,從而避免爬膠現(xiàn)象的發(fā)生。不僅如此,導熱膠膜還能在高度設計方面提供更大的靈活性。從實際應用來看,在民用產(chǎn)品領域,部分多層堆疊結構已經(jīng)實現(xiàn)了百余層的堆疊。圖8展示了一種存儲器芯片的堆疊示意圖。

wKgZO2f6BsaAWez8AATWajS8bz0997.jpg

圖8一種存儲器芯片的堆疊示意圖

聲明:本文內容及配圖由入駐作者撰寫或者入駐合作網(wǎng)站授權轉載。文章觀點僅代表作者本人,不代表電子發(fā)燒友網(wǎng)立場。文章及其配圖僅供工程師學習之用,如有內容侵權或者其他違規(guī)問題,請聯(lián)系本站處理。 舉報投訴
  • 芯片
    +關注

    關注

    463

    文章

    54004

    瀏覽量

    465809
  • 晶圓
    +關注

    關注

    53

    文章

    5407

    瀏覽量

    132272
  • 封裝
    +關注

    關注

    128

    文章

    9248

    瀏覽量

    148596
  • 堆疊
    +關注

    關注

    0

    文章

    37

    瀏覽量

    17057

原文標題:芯片的堆疊與堆疊產(chǎn)生的應力問題

文章出處:【微信號:深圳市賽姆烯金科技有限公司,微信公眾號:深圳市賽姆烯金科技有限公司】歡迎添加關注!文章轉載請注明出處。

收藏 人收藏
加入交流群
微信小助手二維碼

掃碼添加小助手

加入工程師交流群

    評論

    相關推薦
    熱點推薦

    華為公布芯片堆疊專利,能否解缺芯燃眉之急

    電子發(fā)燒友網(wǎng)報道(/黃山明)近日,華為密集公布了多項技術專利,其中引人注意的是華為再次公布了兩項與芯片堆疊有關的專利。為何說再次,因為就在
    的頭像 發(fā)表于 05-09 08:09 ?2.6w次閱讀

    詳解芯片封裝技術

    芯片封裝在現(xiàn)代半導體領域至關重要,主要分為平面芯片封裝和芯片
    的頭像 發(fā)表于 05-14 10:39 ?2170次閱讀
    <b class='flag-5'>一</b><b class='flag-5'>文</b><b class='flag-5'>詳解</b><b class='flag-5'>多</b><b class='flag-5'>芯片</b>封裝<b class='flag-5'>技術</b>

    詳解芯片組件MCM技術

    芯片組件技術是為適應現(xiàn)代電子系統(tǒng)短,小,輕,薄和高速、高性能、高可靠性、低成本的發(fā)展方向二在PCB和SMT的基礎上發(fā)展起來的新代微電子封裝與組裝
    發(fā)表于 09-01 15:50 ?1.1w次閱讀

    3D堆疊像素探測器芯片技術詳解(72頁PPT)

    3D堆疊像素探測器芯片技術詳解
    的頭像 發(fā)表于 11-01 11:08 ?4560次閱讀
    3D<b class='flag-5'>堆疊</b>像素探測器<b class='flag-5'>芯片</b><b class='flag-5'>技術</b><b class='flag-5'>詳解</b>(72頁PPT)

    芯片堆疊封裝技術實用教程(52頁PPT)

    芯片堆疊封裝技術實用教程
    的頭像 發(fā)表于 11-01 11:08 ?4363次閱讀
    <b class='flag-5'>芯片</b><b class='flag-5'>堆疊</b>封裝<b class='flag-5'>技術</b>實用教程(52頁PPT)

    請問Ultrascale FPGA中單片和下堆疊硅互連技術是什么意思?

    大家好, 在Ultrascale FPGA中,使用單片和下堆疊硅互連(SSI)技術編寫。 “單片和下堆疊硅互連(SSI)
    發(fā)表于 04-27 09:29

    芯片堆疊的主要形式

    下圖?!   」柰譚SV型堆疊  硅通孔TSV型堆疊般是指將相同的芯片通過硅通孔TSV進行電氣連接,這種技術對工藝要求較高,需要對
    發(fā)表于 11-27 16:39

    讀懂交換機堆疊技術

    堆疊不是使用普通的線纜,而是有專用的堆疊線纜,將設備的主板直接連接,所以早期稱之為背板堆疊技術。既然是直接在主板上連接(專用的堆疊端口),這
    的頭像 發(fā)表于 09-23 11:08 ?2.7w次閱讀

    華為又專利公開,芯片堆疊技術持續(xù)進步

    ,華為這次公布的芯片堆疊專利是2019年10月3日申請的,涉及電子技術領域,用于解決如何將多個副芯片堆疊單元可靠的鍵合在同
    的頭像 發(fā)表于 05-07 15:59 ?10.1w次閱讀

    華為公布兩項芯片堆疊相關專利

    電子發(fā)燒友網(wǎng)報道(/黃山明)近日,華為密集公布了多項技術專利,其中引人注意的是華為再次公布了兩項與芯片堆疊有關的專利。為何說再次,因為就在
    的頭像 發(fā)表于 05-09 09:50 ?6459次閱讀

    華為公布兩項關于芯片堆疊技術專利

    堆疊技術也可以叫做3D堆疊技術,是利用堆疊技術或通過互連和其他微加工
    的頭像 發(fā)表于 05-10 15:58 ?5102次閱讀
    華為公布兩項關于<b class='flag-5'>芯片</b><b class='flag-5'>堆疊</b><b class='flag-5'>技術</b>專利

    解析芯片堆疊封裝技術(上)

    芯片成品制造環(huán)節(jié)中,市場對于傳統(tǒng)打線封裝的依賴仍居高不下。市場對于使用芯片堆疊技術、來實現(xiàn)同尺寸器件中的高存儲密度的需求也日益增長。這類
    發(fā)表于 08-07 11:43 ?5197次閱讀

    解析芯片堆疊封裝技術

    移動電話技術變革,AP+內存堆棧技術運動,Interposer第處理芯片
    發(fā)表于 11-30 11:26 ?2586次閱讀

    詳解精密封裝技術

    詳解精密封裝技術
    的頭像 發(fā)表于 12-30 15:41 ?2470次閱讀

    解析芯片封裝技術

    芯片封裝(Multi-Chip Packaging, MCP)技術通過在個封裝中集成多個芯片或功能單元,實現(xiàn)了空間的優(yōu)化和功能的協(xié)同,大
    的頭像 發(fā)表于 12-30 10:36 ?2188次閱讀
    <b class='flag-5'>一</b><b class='flag-5'>文</b>解析<b class='flag-5'>多</b><b class='flag-5'>芯片</b>封裝<b class='flag-5'>技術</b>