0 引言

在設(shè)備檢測(cè)和電子測(cè)量技術(shù)中，常常需要一個(gè)高精度、頻率可變的信號(hào)源，信號(hào)源的穩(wěn)定往往關(guān)系到這些系統(tǒng)工作的性能。如在磨粒檢測(cè)傳感器中，需要對(duì)激勵(lì)線圈施加以高頻正弦信號(hào)，據(jù)理論分析和仿真驗(yàn)證，在一定的頻率下，檢測(cè)靈敏度隨激勵(lì)頻率的增大而增大[1]。相比較其他信號(hào)合成技術(shù)，直接數(shù)字頻率合成(Direct Digital frequency Synthesis，DDS)具有頻率轉(zhuǎn)換時(shí)間短，頻率分辨率高，可編程和全數(shù)字化[2]。

文獻(xiàn)[3]基于simulink軟件搭建了DDS仿真模型，對(duì)DDS理想數(shù)學(xué)模型和有相位截?cái)嗾`差模型進(jìn)行了分析，但文中并沒(méi)有提出方法減少雜散分量。文獻(xiàn)[4]通過(guò)AVR單片機(jī)和芯片AD9835設(shè)計(jì)出了一種高精度高頻率的正弦波交流電源，但其變頻范圍太窄，僅為100 kHz~300 kHz，不能夠滿足對(duì)兆赫茲頻率源的需求。

為彌補(bǔ)上述不足，論文首先通過(guò)simulink軟件搭建DDS仿真系統(tǒng)模型，通過(guò)壓縮ROM查詢表的數(shù)據(jù)量用以增加其位數(shù)，減少DDS雜散信號(hào)的輸出。然后利用DDS芯片AD9851和微處理AT89S52設(shè)計(jì)出一種正弦信號(hào)源，實(shí)現(xiàn)了1 Hz～50 MHz的正弦波輸出。

1 DDS工作原理

DDS是一種將數(shù)字處理方法引入頻率合成的新技術(shù)，把一系列數(shù)字量信號(hào)通過(guò)數(shù)/模轉(zhuǎn)換成模擬量信號(hào)?；驹砜驁D如圖1(a)所示，主要由相位累加器、ROM查詢表、D/A轉(zhuǎn)換器和低通濾波器構(gòu)成。

在參考時(shí)鐘Fclk的作用下，N位累加器每接收到一次時(shí)鐘脈沖對(duì)頻率控制字M進(jìn)行一次累加，把累加后的結(jié)果送至ROM查詢表中，查詢表事先存入了2N個(gè)相位-幅度轉(zhuǎn)換數(shù)據(jù)。不同的頻率控制字M會(huì)引起累加器相位增量的不同，這樣通過(guò)查詢表就得到不同頻率的數(shù)字正弦序列，經(jīng)過(guò)D/A轉(zhuǎn)換器后，輸出階梯型正弦信號(hào)，最后經(jīng)過(guò)濾波器模塊濾除高頻分量并進(jìn)行平滑后，得到模擬的正弦波信號(hào)[5]。其中各個(gè)模塊的輸出波形如圖1(b)所示。

據(jù)上述工作原理和DDS系統(tǒng)的幾項(xiàng)參數(shù)，可以得到輸出信號(hào)的頻率和頻率分辨率分別為：

2 DDS仿真模型的建立

DDS仿真模型的搭建是在軟件simulink中完成的，它可以提供一個(gè)動(dòng)態(tài)系統(tǒng)建模、仿真和綜合分析的集成環(huán)境[6]。據(jù)上述對(duì)DDS基本工作原理的分析，利用simulink中已有或自定義的功能模塊來(lái)搭建DDS的仿真模型。

2.1 DDS仿真模型圖

DDS仿真模型框架如圖2所示，其中參考時(shí)鐘由Pulse Generator提供，頻率控制字由Constant模塊給出。N位累加器由Triggered Subsystem模塊和內(nèi)部相關(guān)程序構(gòu)成。ROM查詢表模塊由Look-up table模塊構(gòu)成，里面存儲(chǔ)了正弦相位值到幅度值之間的轉(zhuǎn)換表。由于查詢表模塊已經(jīng)集成了D/A轉(zhuǎn)換器，因此該模塊輸出的信號(hào)就是模擬量。低通濾波器由Analog filter design構(gòu)成，對(duì)上一級(jí)的輸出信號(hào)進(jìn)行平滑處理和濾波。余下模塊是一些信號(hào)顯示和信號(hào)處理模塊。

圖3是DDS仿真模型各個(gè)節(jié)點(diǎn)的輸出波形，它與原理框圖各個(gè)節(jié)點(diǎn)的輸出波形一致。此模型中，時(shí)鐘參考頻率為400 kHz，累加器的位數(shù)為16位，頻率控制字給定的是3 277，則根據(jù)式(1)計(jì)算理論輸出的正弦信號(hào)頻率為20 kHz。圖3中實(shí)際輸出頻率為1/(0.5×10-4s)=20 kHz，從而驗(yàn)證了該模型的正確性，修改相應(yīng)的頻率控制字實(shí)現(xiàn)指定頻率信號(hào)的輸出。

2.2 基于對(duì)稱性的壓縮方法

由DDS原理可知，ROM查詢表存儲(chǔ)的數(shù)據(jù)越詳細(xì)，輸出的數(shù)字正弦序列越精確，從而得到的正弦信號(hào)雜散越小[7]，但這會(huì)使存儲(chǔ)表的數(shù)據(jù)量過(guò)多。既要減少查詢表對(duì)DDS資源的占用同時(shí)盡量避免影響正弦序列輸出的精度，對(duì)查詢表存儲(chǔ)數(shù)據(jù)量進(jìn)行壓縮的方法就顯得尤為重要。而每當(dāng)ROM查詢表的數(shù)據(jù)被壓縮一倍，就相當(dāng)于減少了一位截?cái)辔粩?shù)，雜散抑制便可得到6 dB的提高[8]。

利用正弦波的對(duì)稱性將一個(gè)周期(0，2π)的波形由1/4周期(0，π/2)的波形變換得到，將ROM查詢表的數(shù)據(jù)量可以縮減至1/4。圖4（a）中的1/4 壓縮模塊就是根據(jù)正弦波的對(duì)稱性進(jìn)行數(shù)據(jù)壓縮。

可以從圖4（b）中看出經(jīng)過(guò)壓縮模塊后，其輸出波形的精度并沒(méi)有受到影響。原先ROM查詢表存儲(chǔ)了216個(gè)數(shù)據(jù)，經(jīng)過(guò)該模塊后，只需存儲(chǔ)214個(gè)數(shù)據(jù)就可以達(dá)到相同的結(jié)果。因此原先的16位累加器便可以等效存儲(chǔ)218個(gè)數(shù)據(jù)。

2.3 基于Sunderland算法的壓縮方法

D.A.Sunderland提出的粗細(xì)分割算法原理是基于三角函數(shù)的近似算法，把DDS中相位累加器的輸出分為三部分（X，Y和Z），利用三角函數(shù)展開(kāi)可得：

用查詢表分別存儲(chǔ)sin(X+Y)和cosXsinZ的值，然后將兩個(gè)查詢表的結(jié)果相加，得到的值就是近似相位累加器值所對(duì)應(yīng)的正弦信號(hào)幅度。

圖5中的Sunderland壓縮模塊為該數(shù)據(jù)壓縮方法的具體實(shí)現(xiàn)框圖，原先ROM查詢表存儲(chǔ)數(shù)據(jù)量為216，壓縮后數(shù)據(jù)量為26×24+26×26=5 120，其壓縮比為1:12.8。通過(guò)仿真分析對(duì)比，存儲(chǔ)數(shù)據(jù)量的減少，并沒(méi)有影響到輸出正弦信號(hào)的精度。

2.4 兩種壓縮方法相結(jié)合

把上述兩種壓縮方法結(jié)合起來(lái)。首先由正弦信號(hào)對(duì)稱性，將16位的ROM查詢表的位數(shù)壓縮至14位，然后由Sunderland算法采用(5，4，5)的分割形式，查詢表數(shù)據(jù)量為25×24+25×25=1 536，壓縮比為1:42.67。圖6為1/4壓縮模塊和Sunderland壓縮模塊相結(jié)合的DDS仿真模型圖。

經(jīng)過(guò)壓縮后，相同的數(shù)據(jù)量降低了所占用的查詢表位數(shù)，使得相同位的查詢表可以存儲(chǔ)更多的數(shù)據(jù)，而數(shù)據(jù)量越詳細(xì)，雜散信號(hào)越可以得到有效抑制。

3 正弦信號(hào)源的實(shí)現(xiàn)

系統(tǒng)主要由微處理器AT89S52和DDS集成芯片AD9851構(gòu)成，其中AT89S52輸出相應(yīng)的端口初始化和控制字，AD9851根據(jù)工作時(shí)序圖接收相應(yīng)的控制字，輸出正弦信號(hào)。

3.1 AD9851芯片介紹

AD9851芯片采用先進(jìn)的DDS技術(shù)，可以實(shí)現(xiàn)全數(shù)字編程的頻率合成，可接收32位的頻率控制字輸入，其內(nèi)部含有一個(gè)6倍頻的REFCLK倍頻器[9]。

3.2 系統(tǒng)硬件設(shè)計(jì)模塊

產(chǎn)生指定頻率的正弦信號(hào)，需要通過(guò)微處理器向DDS芯片輸入相應(yīng)的頻率控制字，并需要對(duì)其端口進(jìn)行初始化。其硬件設(shè)計(jì)框圖如圖7所示，其中AT89S52的P2.5控制頻率更新控制信號(hào)(FQ-UD)，P2.6控制寫(xiě)裝入信號(hào)(W-CLK)，P2.7控制復(fù)位信號(hào)(RESET)。將微處理的引腳P0.0~P0.7作為頻率、相位控制字和工作方式控制字的輸入口，連接到AD9851的D0~D7。在AD9851外接30 MHz有源晶振產(chǎn)生180 MHz內(nèi)部基準(zhǔn)時(shí)鐘。

DDS信號(hào)的合成是數(shù)字量化產(chǎn)生的階梯型正弦波，雜散寄生分量大部分集中在高頻段，因此合成的信號(hào)在輸出之前需要通過(guò)低通濾波器?？紤]到設(shè)計(jì)的頻率源有一定的帶載能力，采用巴氏有源低通濾波器，濾波之后進(jìn)行功率放大。

3.3 系統(tǒng)軟件設(shè)計(jì)模塊

AD9851接收數(shù)據(jù)的方式有并行和串行兩種方式。并行比串行傳輸?shù)乃俣纫?，設(shè)計(jì)中選用并行工作方式，其工作時(shí)序圖如圖8所示。

由AD9851的并行工作時(shí)序圖，在微處理器中相關(guān)程序的實(shí)現(xiàn)如下：

調(diào)用程序如下，只需在程序中寫(xiě)入需要輸出的頻率，程序會(huì)自動(dòng)計(jì)算出相應(yīng)的控制字，按照并行時(shí)序圖依次將頻率控制字M送入到AD9851的D0~D7。

其中0x01含有8位數(shù)據(jù)，5位相位控制字、6倍頻使能控制、電源休眠和邏輯0。設(shè)計(jì)中需用到六倍頻模式，其他位選擇默認(rèn)即可，故將此八位設(shè)置為0x01，送入到w0中。程序中100為輸出100 Hz的正弦信號(hào)，進(jìn)行相關(guān)計(jì)算后得到一個(gè)32位的頻率控制字，依次送入到w1、w2、w3和w4中。

3.4 系統(tǒng)測(cè)試結(jié)果

利用altium designer軟件設(shè)計(jì)相應(yīng)的電路板如圖9所示，主要由微處理器模塊、DDS模塊、濾波模塊和功率放大模塊構(gòu)成。

圖10為輸出頻率為2 MHz的信號(hào)波形，其波形比較精確和穩(wěn)定，頻譜圖也比較干凈，在指定頻率處頻譜增益最大，在其他頻率處有不同程度的衰減。

經(jīng)過(guò)對(duì)PCB板的測(cè)試，可以輸出1 Hz~50 MHz的正弦信號(hào)，當(dāng)頻率大于50 MHz時(shí)，波形已有明顯的失真，頻譜的各次諧波逐漸增多。

4 結(jié)論

通過(guò)在simulink中搭建DDS仿真模型，對(duì)DDS的工作原理進(jìn)行驗(yàn)證，仿真與理論分析的結(jié)果相一致，修改頻率控制字，可以得到指定頻率的正弦信號(hào)。為了降低DDS的雜散，分別利用正弦波的對(duì)稱性和Sunderland結(jié)合算法對(duì)ROM查詢表進(jìn)行壓縮，最終壓縮比為1：46.67，使得同樣的查詢表可以存儲(chǔ)更多的數(shù)據(jù)，間接提高了查詢表的位數(shù)，有效地抑制了DDS雜散信號(hào)的輸出。

基于微處理器AT89S52和DDS芯片AD9851設(shè)計(jì)出了一種實(shí)現(xiàn)高頻正弦信號(hào)的方法。在相關(guān)軟件中繪制原理圖和PCB圖，制成實(shí)際PCB板，通過(guò)測(cè)試實(shí)現(xiàn)了1 Hz~50 MHz的正弦信號(hào)輸出，其頻率穩(wěn)定性較高，并且該系統(tǒng)的電路結(jié)構(gòu)簡(jiǎn)單，控制方便。可用做于模擬傳感器線圈的激勵(lì)部分，同時(shí)也能夠在不同的領(lǐng)域用作高頻信號(hào)源。