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在半導(dǎo)體產(chǎn)業(yè)幾十年的發(fā)展歷程中，對更高性能、更低功耗與更緊湊設(shè)計的追求始終是驅(qū)動技術(shù)迭代的核心動力。如今，這些追求推動著制程工藝節(jié)點突破物理極限，正式邁入以2nm及以下工藝節(jié)點為標志的埃米級時代。

然而，曾支撐行業(yè)持續(xù)進步的三大關(guān)鍵縮放定律——摩爾定律（Moore's Law）、登納德縮放定律（Dennard Scaling）與阿姆達爾定律（Amdahl's Law），已逐漸逼近物理極限。短通道效應(yīng)、漏電流和功率密度問題的疊加，讓芯片在性能提升與能效優(yōu)化上難以實現(xiàn)預(yù)期的突破，半導(dǎo)體行業(yè)的發(fā)展正面臨前所未有的瓶頸。

在此背景下，行業(yè)亟需跳出傳統(tǒng)技術(shù)路徑，探索新的技術(shù)架構(gòu)與設(shè)計方法來破局，而SerDes（串行器/解串器）設(shè)計作為芯片間高速數(shù)據(jù)傳輸?shù)暮诵沫h(huán)節(jié)，其技術(shù)革新尤為關(guān)鍵。在人工智能（AI）、高性能計算（HPC）以及下一代通信網(wǎng)絡(luò)等先進應(yīng)用場景中，數(shù)據(jù)吞吐量呈指數(shù)級增長，對SerDes的傳輸速率、能效與可靠性提出了更高要求。

當前，F(xiàn)inFET向GAA（全環(huán)繞柵極）晶體管的技術(shù)過渡、背面供電網(wǎng)絡(luò)（BSPDN）的興起，以及3D IC技術(shù)的日趨成熟，成為影響SerDes架構(gòu)演進的三大核心趨勢，它們共同推動著SerDes技術(shù)向更高性能、更低功耗、更優(yōu)集成度的方向發(fā)展。

影響SerDes架構(gòu)發(fā)展的三大關(guān)鍵趨勢

01 | 從FinFET到GAA的過渡

FinFET（鰭式場效應(yīng)晶體管）是目前主流的晶體管技術(shù)，通過獨特的三維結(jié)構(gòu)，以三面包圍晶體管通道來改進對晶體管通道的控制，大幅改善電路控制并減少漏電流，并縮短晶體管的柵長。

而GAA FET則是一種更先進的三維結(jié)構(gòu)，柵極完全包圍并包裹著每一個納米片/納米線溝道，將晶體管通道完全封閉在柵極上，從而提供更好的電氣控制性能。

GAA架構(gòu)可以對通道提供更好的靜電控制，減少短通道效應(yīng)和漏電流；GAA架構(gòu)的柵極和通道之間表面積的增加，使得晶體管能夠承載更大的驅(qū)動電流，從而提高芯片性能；同時，設(shè)計人員還可以針對特定應(yīng)用優(yōu)化GAA架構(gòu)的柵極寬度，實現(xiàn)功耗和性能平衡。

▲圖1：從典型FinFET到GAA晶體管的演變

對于SerDes數(shù)字組件設(shè)計而言，GAA FET帶來的優(yōu)勢尤為顯著，能夠有效優(yōu)化其功耗、性能與面積（PPA）指標。在低功耗應(yīng)用中，可采用較短的柵極寬度來最大限度地降低功耗；而在高性能系統(tǒng)中，則能通過較長的柵極寬度實現(xiàn)性能最大化。這些優(yōu)勢對于SerDes IP實現(xiàn)更高傳輸速率和更低延遲至關(guān)重要。

然而，GAA FET在為數(shù)字設(shè)計提供優(yōu)勢的同時，也給SerDes中的混合信號和模擬元件（如I/O器件）帶來了諸多挑戰(zhàn)。

首先，I/O器件通常需要在較高的電壓（如1.2V或1.5V）下工作，這就需要更長的柵極長度和更厚的柵極電介質(zhì)，而這種設(shè)計可能會導(dǎo)致器件的可靠性問題和性能下降。

其次，為了獲得理想的柵極尺寸，需采用濕法蝕刻與干法蝕刻工藝，這些工藝可能引發(fā)納米級形變，進而會對器件的可靠性產(chǎn)生不利影響。

此外，隨著溝道和柵極氧化層厚度的不斷變薄，薄體效應(yīng)會逐漸凸顯，從而阻礙器件性能的發(fā)揮，這個問題在高壓應(yīng)用中尤為突出。

02 | 背面供電網(wǎng)絡(luò)（BSPDN）

在高速SerDes IP設(shè)計中，電源效率與信號完整性是決定其實現(xiàn)所需數(shù)據(jù)傳輸速率的兩大關(guān)鍵指標。傳統(tǒng)的前端供電網(wǎng)絡(luò)（FSPDN）將電源和信號資源放置在芯片的同一側(cè)，這種設(shè)計在晶體管密度較低的工藝節(jié)點能夠滿足需求，但隨著埃米級時代晶體管密度的大幅提升，其局限性日益凸顯。

一方面，供電路徑的延長與復(fù)雜化導(dǎo)致電阻增加，引發(fā)明顯的紅外壓降，造成電源效率下降，影響SerDes的穩(wěn)定運行；另一方面，電源過孔與信號過孔的近距離排布會產(chǎn)生嚴重的耦合效應(yīng)，導(dǎo)致串擾與信號干擾問題，大幅降低信號完整性，影響數(shù)據(jù)傳輸?shù)臏蚀_性。

此外，隨著晶體管數(shù)量的持續(xù)增加，芯片正面用于電源與信號路由的空間愈發(fā)緊張，可擴展性不足的問題逐漸成為制約SerDes性能提升的重要因素。

背面供電網(wǎng)絡(luò)通過解耦電源和信號網(wǎng)絡(luò)，將電源軌轉(zhuǎn)移至芯片背面，有效解決了前端供電網(wǎng)絡(luò)的諸多痛點。在降低紅外壓降方面，電源軌從芯片正面移至背面后，供電路徑大幅縮短，電阻顯著降低，供電效率得到明顯；在提升功率密度上，背面供電網(wǎng)絡(luò)釋放了芯片正面大量的布線空間，使得設(shè)計人員能夠在芯片上集成更多的晶體管，提升芯片的功率密度；同時，電源網(wǎng)絡(luò)與信號網(wǎng)絡(luò)的分離，最大限度地減少了兩者之間的串擾與干擾，信號完整性得到顯著改善。

03 | 向3D集成轉(zhuǎn)變

傳統(tǒng)2D集成模式下，SerDes的所有模塊均集成在同一平面芯片上，這種設(shè)計在帶寬需求較低的場景下具有結(jié)構(gòu)簡單、易于實現(xiàn)的優(yōu)勢。但隨著下游應(yīng)用對帶寬需求的持續(xù)攀升，為了容納更多的功能模塊與傳輸通道，芯片面積不得不隨之擴大，這導(dǎo)致了互連延遲的上升與功耗的激增，不僅影響了SerDes的傳輸效率，還加劇了散熱壓力，成為制約SerDes性能進一步提升的重要瓶頸。

3D集成技術(shù)通過將多片芯片進行垂直堆疊，打破了2D集成的平面限制，為SerDes架構(gòu)帶來了革命性的變革。設(shè)計人員可以根據(jù)SerDes不同模塊的功能特性與性能需求，將其拆分至不同的芯片層進行實現(xiàn)，這種分層設(shè)計不僅能夠大幅縮小芯片的整體面積，還能顯著縮短模塊之間的互連長度，從而降低互連延遲，提升數(shù)據(jù)傳輸速度。

▲圖2：從2D到3.5D的多芯片和3D接口IP影響

在3D集成架構(gòu)下，SerDes的數(shù)字組件與模擬組件均受到不同程度的影響。對于數(shù)字組件而言，互連長度的縮短不僅降低了信號傳輸?shù)难舆t，還減少了信號在傳輸過程中的能量損耗，顯著提升了電源效率，使得數(shù)字組件能夠以更低的功耗實現(xiàn)更高的運算性能。

而對于模擬組件，3D堆疊帶來的挑戰(zhàn)更為突出，芯片層之間的近距離排布容易引發(fā)耦合效應(yīng)，同時垂直堆疊結(jié)構(gòu)會導(dǎo)致熱量集中，散熱難度加大，這些問題都需要設(shè)計人員通過精細化的布局設(shè)計，以及散熱方案優(yōu)化，來保障模擬組件的信號完整性與穩(wěn)定運行。

設(shè)計技術(shù)協(xié)同優(yōu)化（DTCO），應(yīng)對復(fù)雜挑戰(zhàn)的核心策略

隨著埃米級工藝節(jié)點的到來，疊加背面供電網(wǎng)絡(luò)與3D集成技術(shù)的應(yīng)用，設(shè)計復(fù)雜性呈指數(shù)級增長。傳統(tǒng)的“先確定工藝、再進行設(shè)計”的線性流程，由于設(shè)計與工藝之間缺乏有效的協(xié)同，已無法滿足行業(yè)要求，設(shè)計工藝協(xié)同優(yōu)化（DTCO）應(yīng)運而生。

DTCO通過打破設(shè)計與工藝之間的壁壘，建立起兩者之間的雙向反饋機制：一方面，根據(jù)SerDes的設(shè)計需求，推動工藝環(huán)節(jié)進行針對性的優(yōu)化，例如調(diào)整晶體管的參數(shù)、優(yōu)化布線工藝等；另一方面，工藝環(huán)節(jié)的技術(shù)參數(shù)與約束條件，又能及時指導(dǎo)設(shè)計環(huán)節(jié)進行調(diào)整，確保設(shè)計方案在實際工藝中具備可實現(xiàn)性，最終實現(xiàn)在PPA指標上的最優(yōu)平衡。

由于SerDes具有“數(shù)字-模擬-混合信號共存”的獨特特性，且其對供電穩(wěn)定性、散熱效率以及信號完整性的敏感度遠高于普通邏輯電路，因此針對SerDes應(yīng)用的DTCO需要聚焦更為精準的策略。

在熱能和功率協(xié)同優(yōu)化方面，設(shè)計人員需要對SerDes的平面布局進行全面評估，最大限度地減少熱點區(qū)域的產(chǎn)生；同時，還需優(yōu)化硅通孔（TSV）的分布，實現(xiàn)更高效的熱管理。此外，需要結(jié)合不同應(yīng)用場景下的實際需求，在功耗與性能之間找到最佳平衡點。

其次，在工藝開發(fā)的初期階段，設(shè)計團隊就應(yīng)與代工廠展開緊密協(xié)作，通過聯(lián)合驗證確保IP設(shè)計方案與工藝節(jié)點的兼容性。同時，執(zhí)行可靠性檢查，包括靜態(tài)老化測試與動態(tài)老化測試等，全面評估SerDes在長期運行過程中的穩(wěn)定性與可靠性。

最后，迭代反饋機制在SerDes DTCO中同樣不可或缺。設(shè)計團隊需要根據(jù)代工廠提供的工藝模型反饋以及早期硅片測試的結(jié)果，持續(xù)對SerDes的設(shè)計方案進行優(yōu)化與完善。

新思廣泛IP產(chǎn)品組合，助力SerDes技術(shù)革新與行業(yè)轉(zhuǎn)型

SerDes設(shè)計的發(fā)展需要創(chuàng)新的解決方案和先進的設(shè)計方法，新思科技憑借其全面且領(lǐng)先的IP產(chǎn)品組合與技術(shù)服務(wù)，成為推動行業(yè)轉(zhuǎn)型的重要力量。

新思科技的IP產(chǎn)品矩陣涵蓋了從PCIe 6.0、PCIe 7.0到UALink、224G以太網(wǎng)等全系列高帶寬SerDes IP，同時還包括UCIe、HBM以及CXL等關(guān)鍵的高性能計算IP。這些IP產(chǎn)品不僅能夠滿足不同應(yīng)用場景下對高速數(shù)據(jù)傳輸?shù)男枨?，還能幫助客戶大幅縮短產(chǎn)品的研發(fā)周期，加快產(chǎn)品上市時間，同時通過經(jīng)過充分驗證的IP設(shè)計，最大限度地降低客戶在芯片集成過程中的技術(shù)風(fēng)險。

除了豐富的IP產(chǎn)品，新思科技還提供DTCO等先進的設(shè)計方法，幫助客戶應(yīng)對埃米級時代工藝節(jié)點、背面供電網(wǎng)絡(luò)以及3D集成帶來的復(fù)雜挑戰(zhàn)。

針對SerDes設(shè)計的特殊性，新思科技的DTCO方案能夠為客戶提供從工藝優(yōu)化到設(shè)計調(diào)整的全流程支持，助力客戶實現(xiàn)SerDes在功耗、性能與面積上的最優(yōu)設(shè)計。

新思科技的一系列工具與技術(shù)的結(jié)合，為客戶提供了全方位的支持，助力行業(yè)在埃米級時代實現(xiàn)無縫轉(zhuǎn)型，同時滿足人工智能時代對芯片性能提出的全新需求。

結(jié)語

埃米級工藝時代的到來，標志著半導(dǎo)體行業(yè)正式進入了突破物理極限、探索技術(shù)新邊界的關(guān)鍵階段。三大傳統(tǒng)縮放定律的失效，雖然給行業(yè)發(fā)展帶來了挑戰(zhàn)，但也催生了GAA晶體管、背面供電網(wǎng)絡(luò)、3D集成等一系列顛覆性技術(shù)，而這些技術(shù)的演進又深刻推動著如SerDes設(shè)計等領(lǐng)域的革新。

SerDes作為芯片間高速數(shù)據(jù)傳輸?shù)暮诵模湫阅艿奶嵘粌H是突破下游應(yīng)用算力瓶頸的關(guān)鍵，更是支撐人工智能、高性能計算等新興領(lǐng)域發(fā)展的重要基礎(chǔ)。在這一過程中，DTCO成為連接工藝與設(shè)計的橋梁，有效解決了復(fù)雜技術(shù)疊加帶來的難題，而以新思科技為代表的企業(yè)通過提供先進的IP產(chǎn)品與設(shè)計工具，為行業(yè)的技術(shù)轉(zhuǎn)型提供了有力支撐。