在電子工程師的日常工作中，高性能的模擬 - 數(shù)字轉(zhuǎn)換器（ADC）至關(guān)重要。今天我們就來(lái)詳細(xì)探討TI公司的ADC12C105，這是一款12位、95/105 MSPS的A/D轉(zhuǎn)換器，具備眾多出色特性。

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一、特性與應(yīng)用

特性亮點(diǎn)

ADC12C105擁有1 GHz全功率帶寬的內(nèi)部參考和采樣保持電路，能在較寬頻率范圍內(nèi)保持良好性能。它功耗低，支持單+3.0V或+3.3V電源供電，還有掉電模式可進(jìn)一步降低功耗。采用32引腳WQFN封裝（5x5x0.8mm，0.5mm引腳間距），體積小巧，適合多種應(yīng)用場(chǎng)景。

應(yīng)用領(lǐng)域廣泛

它適用于高IF采樣接收器、無(wú)線基站接收器等通信領(lǐng)域，能有效處理高頻信號(hào)；在測(cè)試和測(cè)量設(shè)備、通信儀器以及便攜式儀器中也能發(fā)揮重要作用，為這些設(shè)備提供高精度的模擬信號(hào)數(shù)字化轉(zhuǎn)換。

二、關(guān)鍵規(guī)格參數(shù)

分辨率與轉(zhuǎn)換速率

分辨率達(dá)12位，能實(shí)現(xiàn)高精度轉(zhuǎn)換；轉(zhuǎn)換速率最高可達(dá)105 MSPS，可快速處理大量數(shù)據(jù)。

動(dòng)態(tài)性能指標(biāo)

在不同輸入頻率下，其信噪比（SNR）和無(wú)雜散動(dòng)態(tài)范圍（SFDR）表現(xiàn)出色。例如，在$f_{IN}=240 MHz$時(shí)，SNR典型值為69 dBFS，SFDR典型值為82 dBFS。

功耗情況

功耗與電源電壓有關(guān)，$V{A}=3.0 V$時(shí)典型功耗為350 mW，$V{A}=3.3 V$時(shí)典型功耗為400 mW。

三、詳細(xì)功能描述

架構(gòu)與工作原理

ADC12C105采用流水線架構(gòu)和誤差校正電路，能確保高性能轉(zhuǎn)換。差分模擬輸入信號(hào)被數(shù)字化為12位數(shù)據(jù)，用戶可選擇內(nèi)部1.2V穩(wěn)定參考或外部1.2V參考，外部參考會(huì)在片上進(jìn)行緩沖。

輸出與控制

輸出字速率與時(shí)鐘頻率相同，模擬輸入在時(shí)鐘上升沿采樣，數(shù)字?jǐn)?shù)據(jù)經(jīng)7個(gè)時(shí)鐘周期的流水線延遲后輸出。數(shù)字輸出為CMOS兼容信號(hào)，由同步數(shù)據(jù)就緒輸出信號(hào)（DRDY）同步。通過(guò)OF/DCS引腳可選擇占空比穩(wěn)定和輸出數(shù)據(jù)格式（偏移二進(jìn)制或二進(jìn)制補(bǔ)碼），PD引腳可控制掉電模式。

四、應(yīng)用信息

工作條件

為保證ADC12C105正常工作，需滿足以下條件：$2.7 V \leq V{A} \leq 3.6 V$，$2.4 V \leq V{DR} \leq V{A}$，$20 MHz \leq f{CLK } \leq 105 MHz$，參考電壓$V{REF}=1.2 V$，輸入共模電壓$V{CM}=1.5 V$。

模擬輸入

信號(hào)輸入

ADC12C105有一對(duì)差分模擬輸入引腳$V{IN}+$和$V{IN}-$，輸入信號(hào)$V{IN}=\left(V{IN}+\right)-\left(V{IN}-\right)$。輸入信號(hào)范圍需注意，共模輸入電壓$V{CM}$應(yīng)為1.5V，且模擬信號(hào)峰值不應(yīng)超過(guò)2.6V或低于地電平。

驅(qū)動(dòng)輸入

輸入有內(nèi)部采樣保持電路，可采用單端轉(zhuǎn)差分轉(zhuǎn)換電路驅(qū)動(dòng)。對(duì)于低頻應(yīng)用，可使用差分放大器，但放大器需足夠快以消除采樣保持操作帶來(lái)的充電干擾。為提高SFDR性能，應(yīng)使用外部電阻和電容網(wǎng)絡(luò)隔離充電干擾并過(guò)濾寬帶噪聲。

輸入共模電壓

輸入共模電壓$V{CM}$應(yīng)在1.4V - 1.6V范圍內(nèi)，推薦使用$V{CMO}$引腳提供該電壓。當(dāng)$V{A}=3.6 V$時(shí)，需在$V{CMO}$引腳與AGND之間連接約1KΩ電阻以保持穩(wěn)定性。

參考引腳

可使用內(nèi)部或外部1.2V參考，$V{REF}$引腳需用0.1 μF電容旁路接地。參考旁路引腳$V{RP}$、$V{CMO}$和$V{RN}$需用低ESL電容旁路，避免參考振蕩。

數(shù)字輸入

數(shù)字輸入包括CLK和PD引腳。CLK引腳控制采樣時(shí)序，需穩(wěn)定、低抖動(dòng)的時(shí)鐘信號(hào)，時(shí)鐘線應(yīng)在源端進(jìn)行特性阻抗匹配。PD引腳控制掉電模式，高電平時(shí)進(jìn)入掉電模式，功耗低，但輸出數(shù)據(jù)在掉電模式下不確定。

數(shù)字輸出

數(shù)字輸出包括D0 - D11和DRDY引腳，輸出為CMOS兼容信號(hào)。驅(qū)動(dòng)高電容總線時(shí)需注意，大充電電流尖峰可能影響動(dòng)態(tài)性能，可使用22Ω電阻串聯(lián)在數(shù)據(jù)輸出線以減少噪聲。

五、電源與布局考慮

電源供應(yīng)

電源引腳需用0.1 μF和100 pF陶瓷芯片電容旁路，模擬電源噪聲應(yīng)低于100 mVP - P。$V{DR}$引腳可為輸出驅(qū)動(dòng)器供電，電壓范圍為2.4V - $V{A}$，可降低功耗和噪聲耦合。

布局與接地

為確保準(zhǔn)確轉(zhuǎn)換，需保持板上模擬和數(shù)字區(qū)域分開(kāi)，ADC12C105置于兩者之間。DRGND引腳不應(yīng)與其他接地引腳靠近連接，模擬和數(shù)字電路應(yīng)分離，時(shí)鐘線應(yīng)盡量短。同時(shí)，要注意電感和變壓器的布局，避免磁耦合。

六、動(dòng)態(tài)性能提升

要實(shí)現(xiàn)最佳動(dòng)態(tài)性能，驅(qū)動(dòng)CLK輸入的時(shí)鐘源需有陡峭的過(guò)渡區(qū)域且無(wú)抖動(dòng)?？墒褂镁彌_器隔離ADC時(shí)鐘與數(shù)字電路，避免其他信號(hào)引入時(shí)鐘抖動(dòng)，影響SNR性能。

在實(shí)際應(yīng)用中，電子工程師們需根據(jù)具體需求，充分考慮上述各方面因素，合理設(shè)計(jì)電路，以發(fā)揮ADC12C105的最佳性能。大家在使用這款轉(zhuǎn)換器時(shí)，有沒(méi)有遇到過(guò)什么特別的問(wèn)題或者有獨(dú)特的設(shè)計(jì)經(jīng)驗(yàn)?zāi)兀繗g迎在評(píng)論區(qū)分享交流。