在電子設(shè)計(jì)領(lǐng)域，A/D轉(zhuǎn)換器是連接模擬世界和數(shù)字世界的關(guān)鍵橋梁。今天，我們將深入探討德州儀器（TI）的一款高性能產(chǎn)品——ADC12QS065，這是一款4通道12位65 MSPS的A/D轉(zhuǎn)換器，具有LVDS串行輸出，廣泛應(yīng)用于超聲、醫(yī)療成像、通信等多個(gè)領(lǐng)域。

文件下載：adc12qs065.pdf

一、產(chǎn)品概述

ADC12QS065采用單+3.3V電源供電，內(nèi)部集成了采樣保持電路和參考電壓源，具有低功耗的特點(diǎn)。它還支持掉電模式，在不進(jìn)行轉(zhuǎn)換時(shí)可顯著降低功耗。其時(shí)鐘和數(shù)據(jù)幀時(shí)序設(shè)計(jì)使得串行LVDS數(shù)據(jù)速率可達(dá)780 Mbps（在65 MHz時(shí)鐘下），LVDS串行輸出適用于100 Ohm負(fù)載，方便與其他設(shè)備進(jìn)行連接。

關(guān)鍵特性

• 高分辨率：12位分辨率，能夠提供更精確的數(shù)字輸出。
• 低功耗：正常工作時(shí)每個(gè)ADC功耗約200 mW，掉電模式下功耗小于3 mW。
• 高性能：典型的DNL為±0.3 LSB，SNR（$f{IN}=5 MHz$）可達(dá)69dB，SFDR（$f{iN}=5 MHz$）為83dB，ENOB（在Nyquist頻率）為11位。

二、引腳說(shuō)明

模擬輸入輸出引腳

• VINx+和VINx-：四個(gè)差分模擬輸入引腳對(duì)，可用于單端或差分輸入。當(dāng)使用單端輸入時(shí)，負(fù)輸入引腳可連接到VCOM，但差分輸入能獲得更好的性能。
• VREF：參考選擇引腳和外部參考輸入引腳，與INTREF引腳配合使用，可選擇內(nèi)部1.0V或0.5V參考電壓，也可使用外部參考電壓。
• VCOMx：模擬輸出引腳，可作為輸入的共模電壓，也可作為1.5V溫度穩(wěn)定參考電壓，最大負(fù)載為1mA。

數(shù)字輸入輸出引腳

• CLK和CLKB：時(shí)鐘輸入引腳，可使用CMOS或LVDS時(shí)鐘信號(hào)。
• PD：掉電引腳，高電平時(shí)將轉(zhuǎn)換器置于掉電模式。
• INTREF：內(nèi)部參考使能輸入引腳，控制參考電壓的選擇。
• DOx+和DOx-：LVDS串行數(shù)據(jù)輸出引腳對(duì)。

電源引腳

• VA和AGND：模擬電源和地引腳。
• VD和DGND：數(shù)字電源和地引腳。
• VDR和DRGND：輸出驅(qū)動(dòng)器電源和地引腳。

三、電氣特性

靜態(tài)特性

• 分辨率：無(wú)失碼的12位分辨率。
• INL和DNL：積分非線性和差分非線性分別為±1.4 LSB和±0.7 LSB（最大值）。
• 增益誤差和偏移誤差：正增益誤差和負(fù)增益誤差分別為±3.5%FS，偏移誤差為±0.75%FS。

動(dòng)態(tài)特性

• 全功率帶寬：300 MHz。
• SNR和SINAD：在$f_{IN}=5 MHz$時(shí)，SNR可達(dá)69dB，SINAD為68dB。
• ENOB：在$f_{IN}=5 MHz$時(shí)，有效位數(shù)為11位。

四、功能描述

ADC12QS065采用流水線架構(gòu)，并帶有誤差校正電路，以確保最大性能。差分模擬輸入信號(hào)被數(shù)字化為12位，用戶可以選擇內(nèi)部1.0V或0.5V穩(wěn)定參考電壓，也可使用外部參考電壓。采樣數(shù)據(jù)被轉(zhuǎn)換為高速串行LVDS數(shù)據(jù)流，時(shí)鐘和幀LVDS對(duì)有助于數(shù)據(jù)捕獲。輸出字速率與時(shí)鐘頻率相同，可在20 MSPS至65 MSPS之間，典型性能在65 MSPS下完全指定。

五、應(yīng)用信息

工作條件

• 電源電壓：$3.0 V \leq V{A} \leq 3.6 V$，$V{D}=V{A}$，$V{DR}=2.5 V$。
• 時(shí)鐘頻率：$20 MHz \leq f_{CLK} \leq 65 MHz$。
• 參考電壓：$0.8V\leq V_{REF} \leq 1 V$（外部參考）。
• 共模電壓：$0.5 V \leq V_{CM} \leq 2.0 V$。

模擬輸入

• 參考輸入引腳$V_{REF}$用于選擇內(nèi)部參考或提供外部參考。
• 四個(gè)模擬信號(hào)輸入對(duì)$V{IN}x+$和$V{IN}x-$形成差分輸入。
• VREG引腳用于解耦內(nèi)部1.8V穩(wěn)壓器。

參考引腳

• 可使用內(nèi)部1.0V或0.5V參考電壓，或外部0.8V至1V參考電壓。
• 六個(gè)參考旁路引腳（VREFT12、VREFB12、VCOM12、VREFT34、VREFB34和VCOM34）需要適當(dāng)旁路，以避免參考振蕩。

信號(hào)輸入

• 四個(gè)輸入通道，輸入信號(hào)$V{IN}$定義為$V{IN}=\left(V{IN}+\right)-\left(V{IN}-\right)$。
• 輸入信號(hào)的共模電壓$V_{CM}$應(yīng)在0.5V至2.0V之間，典型值為1.5V。
• 為獲得最佳性能，建議使用差分輸入信號(hào)，且兩個(gè)輸入信號(hào)應(yīng)相位相差180°，幅度相同。

數(shù)字輸入

• CLK：驅(qū)動(dòng)時(shí)鐘輸入的信號(hào)應(yīng)穩(wěn)定、低抖動(dòng)，頻率在20 MHz至65 MHz之間。
• PD：高電平時(shí)進(jìn)入掉電模式，降低功耗。
• REFPD：高電平時(shí)關(guān)閉內(nèi)部參考。
• INTREF：控制參考電壓的選擇。

輸出

• 四個(gè)LVDS數(shù)據(jù)輸出對(duì)，OUTCLK和FRAME引腳有助于數(shù)據(jù)捕獲。
• LVDS信號(hào)對(duì)共模噪聲具有高抗干擾能力，PCB走線應(yīng)作為傳輸線處理，每對(duì)信號(hào)應(yīng)具有100Ω差分阻抗，并在接收器附近端接100Ω電阻。

六、電源和布局考慮

電源供應(yīng)

• 電源引腳應(yīng)使用10 μF和0.1 μF陶瓷電容進(jìn)行旁路，以降低電源噪聲。
• 模擬電源引腳的噪聲應(yīng)保持在100 mVP-P以下。

布局和接地

• 保持電路板上模擬和數(shù)字區(qū)域分開(kāi)，ADC12QS065位于兩者之間。
• 封裝的外露焊盤(pán)應(yīng)連接到電路板的接地層，以提供散熱和電氣接地。
• 建議在PCB中構(gòu)建簡(jiǎn)單的散熱片，使用熱過(guò)孔連接上下銅層，以提高散熱效率。
• 數(shù)據(jù)輸出的接地返回（DRGND）應(yīng)與系統(tǒng)接地分開(kāi)，以避免噪聲干擾。

七、動(dòng)態(tài)性能和常見(jiàn)應(yīng)用陷阱

動(dòng)態(tài)性能

• 為獲得最佳動(dòng)態(tài)性能，驅(qū)動(dòng)CLK輸入的時(shí)鐘源應(yīng)無(wú)抖動(dòng)，可使用緩沖器將ADC時(shí)鐘與數(shù)字電路隔離。
• 差分輸入驅(qū)動(dòng)比單端輸入驅(qū)動(dòng)能獲得更好的性能。

常見(jiàn)應(yīng)用陷阱

• 避免輸入電壓超過(guò)電源電壓，即使是瞬態(tài)情況。
• 使用足夠的放大器驅(qū)動(dòng)模擬輸入，確保輸入信號(hào)的幅度和相位一致。
• 確保參考引腳在指定范圍內(nèi)工作，參考旁路引腳應(yīng)正確旁路。
• 使用無(wú)抖動(dòng)的時(shí)鐘源，避免時(shí)鐘信號(hào)走線過(guò)長(zhǎng)或與其他信號(hào)耦合。

八、總結(jié)

ADC12QS065是一款高性能、低功耗的12位A/D轉(zhuǎn)換器，具有豐富的特性和廣泛的應(yīng)用場(chǎng)景。在設(shè)計(jì)過(guò)程中，我們需要仔細(xì)考慮其引腳配置、電氣特性、工作條件、電源供應(yīng)和布局等方面，以確保其性能的充分發(fā)揮。同時(shí)，要注意避免常見(jiàn)的應(yīng)用陷阱，提高設(shè)計(jì)的可靠性和穩(wěn)定性。希望本文能為電子工程師們?cè)谑褂肁DC12QS065時(shí)提供一些有用的參考和指導(dǎo)。

大家在使用ADC12QS065的過(guò)程中遇到過(guò)哪些問(wèn)題呢？歡迎在評(píng)論區(qū)分享交流。