目前，超大規(guī)模系統(tǒng)級驗證已成為影響芯片研發(fā)效率、成本控制與產(chǎn)品迭代的核心環(huán)節(jié)。當前用戶普遍面臨以下共性挑戰(zhàn)：版本構(gòu)建周期往往長達數(shù)天；調(diào)試過程中波形分析猶如“大海撈針”；測試環(huán)境受限于單線程瓶頸，拖慢整體流程；百萬門級硬件加速器有近三分之二的時間處于低利用率狀態(tài)……

今年ICCAD 演講現(xiàn)場，針對這些共性痛點，芯華章軟件架構(gòu)師徐欣系統(tǒng)分享了以芯華章硬件加速器HuaEmu E1為核心的解決方案，從編譯效率、調(diào)試能力、testbench加速到資源配置為用戶提供可靠的驗證支撐。

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分布式編譯技術(shù)

破解超大規(guī)模設(shè)計構(gòu)建效率瓶頸

“底層規(guī)模大了之后，整個編譯的時間就會變得很長。” HuaEmu通過模組化編譯方式來解決版本構(gòu)建慢這一挑戰(zhàn)，這一思路深度融入 HuaEmu E1 系統(tǒng)的技術(shù)架構(gòu)設(shè)計：

? 對稱模塊歸一化處理

對設(shè)計中對稱模塊統(tǒng)一編譯復用，削減重復算力損耗

? 構(gòu)建多級拓撲切分架構(gòu)

實現(xiàn)軟硬件拓撲深度契合，優(yōu)化編譯適配性與執(zhí)行效率

? 多進程多主機并行 + 增量編譯

突破單服務(wù)器資源約束，模塊內(nèi)部非接口小幅改動時，僅需獨立處理目標模塊并替換，配合單次系統(tǒng)級靜態(tài)時序分析（STA）即可完成迭代

該方案以模組化分布編譯為核心創(chuàng)新，實現(xiàn)編譯流程并行化，顯著降低算力與資源占用，能夠有效提示超大規(guī)模設(shè)計構(gòu)建效率瓶頸。

雙模協(xié)同 + 時空切片

實現(xiàn)調(diào)試效率與精度的最優(yōu)平衡

除了版本構(gòu)建慢，超大規(guī)模芯片調(diào)試環(huán)節(jié)的海量波形處理、跨階段回溯難、調(diào)試場景適配不足等問題，同樣制約著研發(fā)進度與質(zhì)量。芯華章以 “雙模協(xié)同 + 時空切片” 雙技術(shù)路徑，實現(xiàn)調(diào)試效率與精度的最優(yōu)平衡。

? 基于雙模的驗證方法學

用戶無需分別適配兩套硬件與軟件系統(tǒng)，依托同一套硬件和可切換 option 的軟件方案，可先通過 Emulator 完成 Prototyping 系統(tǒng)環(huán)境的快速搭建（bring up），再無縫切換至 Prototyping 模式開展軟件早期開發(fā)、validation 或全量regression；當Prototyping平臺遇到調(diào)試難題時，可以平滑切換到Emulation模式，高效完成問題定位。

? 調(diào)試場景全適配

針對Emulator mode，FPGA相較于ASIC base的Emulator雖有局限但也有優(yōu)勢，我們提供了三種調(diào)試狀態(tài)按需適配——從4 兆效率快速篩到支持 trigger 動態(tài)配置與核心 IP 復位的中等復雜度分析，再有 200K 速度下Full vision功能深度復現(xiàn)，全面覆蓋不同調(diào)試場景。

超大規(guī)模調(diào)試時波形量極大，對服務(wù)器和存儲波形的DDR造成很大挑戰(zhàn)。對此，我們提出解決方案：“芯華章提供基于空間和時間切片的優(yōu)化調(diào)試方法，在編譯階段完成波形數(shù)據(jù)的模塊（空間維度）與時間片（時間維度）拆分，讓工程師聚焦核心模塊與關(guān)鍵時間節(jié)點，擺脫海量無效數(shù)據(jù)的困擾?！边@一方案既顯著降低服務(wù)器吞吐量與 DDR 存儲負載，又大幅提升波形恢復速率與問題定位精準度。

多維度并行測試技術(shù)

釋放驗證環(huán)境最大效能

在軟硬件協(xié)同驗證場景中，DUT 部分雖已通過硬件加速提升效能，但復雜testbench單線程運行的局限，導致測試環(huán)境吞吐量不足，成為大規(guī)模驗證的效率瓶頸— 正是“測試環(huán)境運行慢” 的核心痛點。我們在演講中介紹：“我們的 co-sim技術(shù)原生支持多 host、多進程、多線程設(shè)定，從架構(gòu)上打破單線程瓶頸，讓測試環(huán)境效能充分釋放?！?/span>

芯華章 co-sim 技術(shù)構(gòu)建原生多主機、多進程、多線程測試架構(gòu)，支持testbench跨主機分布式部署，不同主機的激勵源通過獨立進程并行處理，實現(xiàn)負載均衡；軟硬件采用非阻塞式事件同步，擺脫同一仿真事件綁定的限制，最大化釋放處理潛能。

該方案可精準解決復雜testbench運行效率低下的問題，為復雜testbench的超大規(guī)模系統(tǒng)級驗證提供高效支撐，確保驗證任務(wù)按節(jié)點高質(zhì)量完成。

云原生驗證解決方案

優(yōu)化資源配置降低研發(fā)成本

芯片企業(yè)對超大規(guī)模驗證的需求呈現(xiàn)明顯的時間窗口期特征，大規(guī)模硬件加速器的購置與維護成本高昂，而閑置期的資源浪費進一步推高研發(fā)成本，形成資源配置與實際需求的錯配矛盾。

芯華章云原生驗證解決方案，通過X-EPIC Hardware Cloud Manager將綜合編譯流程與云服務(wù)深度融合，實現(xiàn)驗證資源的彈性調(diào)度與按需使用。在滿足用戶IT合規(guī)要求的前提下，編譯過程中自動將Runtime所需東西推到云側(cè)，云側(cè)處理后再自動將可生成波形的raw data推回用戶側(cè)，配合芯華章Fusion Debug實時聯(lián)動調(diào)試，讓用戶在最需要的時間內(nèi)靈活使用驗證資源，滿足驗證資源需求的同時無需為閑置算力付出額外成本，這是我們云解決方案的核心價值。

除技術(shù)分享外，芯華章展臺聚焦AI、RISC-V 等前沿驗證場景，通過真實項目直觀展現(xiàn)技術(shù)落地成效，更有產(chǎn)品演示與專家一對一交流環(huán)節(jié)。用戶可攜項目驗證痛點深度咨詢，現(xiàn)場專家憑實戰(zhàn)經(jīng)驗給出定制化解決方案與落地路徑，助力用戶破解驗證卡點、加速項目落地。

面對不斷變化的市場需求和技術(shù)挑戰(zhàn)，芯華章將始終以“技術(shù)深耕” 為底色，用成熟的工具方案支撐產(chǎn)業(yè)鏈伙伴縮短研發(fā)周期、突破驗證卡點，以踏實的技術(shù)迭代、專業(yè)的服務(wù)能力持續(xù)致力于探索EDA工具的創(chuàng)新路徑，為客戶提供更加高效、可靠的驗證解決方案。