以下文章來源于芯禾葉帶你看芯片，作者花茶

一、概述

扇出型晶圓級封裝（FOWLP）的概念最早由德國英飛凌提出，自2016 年以來，業(yè)界一直致力于FOWLP 技術(shù)的發(fā)展。這種封裝架構(gòu)具有較大的靈活性，適用于多樣的應(yīng)用場景，能夠在晶圓級別上集成多種功能芯片，包括邏輯、存儲器、功率IC、射頻和無源元件等，從而實(shí)現(xiàn)多功能、高性能和低功耗的目標(biāo)。扇出型封裝是指芯片焊盤通過扇出方式從芯片的邊緣通過RDL 和焊球與PCB 連接，圖 為扇出型晶圓級封裝結(jié)構(gòu)以及扇出區(qū)域演示圖。RDL 工藝有效地增加了芯片可用的布線區(qū)域，并降低了成本。目前，扇出型封裝基本分為3 類：先上晶芯片面朝上（Chip First-Face Up），先上晶芯片面朝下（Chip First-Face Down），后上晶（Chip Last）或稱先RDL（RDL First）。與Chip First 工藝相比，Chip Last（RDL First）工藝具有更高的復(fù)雜度和制作成本。

扇出型晶圓級封裝結(jié)構(gòu)以及扇出區(qū)域演示圖

扇出型晶圓級封裝不僅已在移動設(shè)備領(lǐng)域廣泛應(yīng)用（如用于封裝處理器、存儲器及射頻芯片），其應(yīng)用范圍也正逐步拓展至汽車電子（如處理器、傳感器與控制單元封裝）、人工智能（如學(xué)習(xí)芯片、神經(jīng)網(wǎng)絡(luò)處理器封裝）以及物聯(lián)網(wǎng)等多元化領(lǐng)域。其靈活的封裝架構(gòu)與多功能特性，使得該技術(shù)能夠滿足不同應(yīng)用場景下的多樣化需求。目前，市場上已有多款代表性產(chǎn)品采用了扇出型晶圓級封裝技術(shù)，例如蘋果A10芯片、賽靈思ACAP自適應(yīng)計算平臺以及英特爾Lakefield芯片等。

二、封裝技術(shù)

1.臺積電InFO 技術(shù)

InFO 技術(shù)是臺積電在2016年推出的一項(xiàng)扇出型封裝技術(shù)。該技術(shù)的核心是將芯片直接放置于基板上，通過再分布層（RDL）實(shí)現(xiàn)芯片與基板之間的電氣互連，無需采用傳統(tǒng)的引線鍵合方式。RDL形成于晶圓表面，可對鍵合焊盤進(jìn)行重新布局，提供更大的焊盤間距，從而支持更多的I/O連接，實(shí)現(xiàn)更緊湊和高效的系統(tǒng)設(shè)計。該技術(shù)最早應(yīng)用于2016年發(fā)布的蘋果A10芯片，并已發(fā)展出多個衍生技術(shù)方向，包括InFO-oS、InFO-LSI、InFO-PoP以及InFO-AiP等。圖展示了InFO技術(shù)及其主要衍生應(yīng)用的封裝結(jié)構(gòu)示意圖。

InFO-oS技術(shù)能夠集成多個先進(jìn)邏輯芯片，在封裝內(nèi)部實(shí)現(xiàn)更高的集成密度，尤其適用于5G網(wǎng)絡(luò)設(shè)備等場景。InFO-LSI技術(shù)在功能上與英特爾的嵌入式多芯片互連橋接技術(shù)類似，致力于在互連帶寬與成本之間實(shí)現(xiàn)最優(yōu)平衡。該技術(shù)采用硅基互連方式，實(shí)現(xiàn)不同芯片層之間的高密度連接，支持同一封裝內(nèi)部的高速信號傳輸，從而提升系統(tǒng)整體性能與能效。InFO-LSI技術(shù)主要面向高性能計算、人工智能、通信與網(wǎng)絡(luò)設(shè)備等對高速信號傳輸與處理有嚴(yán)格要求的領(lǐng)域，具有重要的應(yīng)用價值。

InFO-PoP技術(shù)是InFO與堆疊封裝（PoP）技術(shù)的結(jié)合，適用于需集成多顆芯片的應(yīng)用場景（如移動設(shè)備），有助于實(shí)現(xiàn)更高的集成度與功能復(fù)雜度。InFO-AiP技術(shù)則是在InFO封裝中直接集成天線，可實(shí)現(xiàn)更緊湊的器件布局與更優(yōu)的信號傳輸性能。該技術(shù)常見于移動終端、物聯(lián)網(wǎng)設(shè)備及通信設(shè)備等領(lǐng)域，能夠顯著提升無線連接性能。

InFO 技術(shù)及其衍生應(yīng)用的封裝結(jié)構(gòu)示意圖

2. FOWLP 在MEMS 傳感器封裝中的應(yīng)用

FOWLP 技術(shù)可用于實(shí)現(xiàn)多傳感器堆疊。壓力傳感器和專用集成電路（ASIC）堆疊封裝結(jié)構(gòu)如圖 所示，該封裝結(jié)構(gòu)被組裝在一個加速度傳感器和ASIC封裝的背面，并通過模具通孔實(shí)現(xiàn)3D 布線。壓力傳感器的封裝采用了Chip First 方法和基于薄膜的RDL的FOWLP 技術(shù)；加速度傳感器和ASIC 的封裝采用了基于雙面樹脂涂層銅重新分配的FOWLP 技術(shù)。該技術(shù)的優(yōu)點(diǎn)是可以直接實(shí)施激光鉆孔，以實(shí)現(xiàn)從封裝底部到頂部的3D 布線。

壓力傳感器和ASIC 堆疊封裝結(jié)構(gòu)

在人工智能和5G 通信等產(chǎn)品的推動下，F(xiàn)OWLP技術(shù)在移動通信、高性能計算、自動駕駛汽車和物聯(lián)網(wǎng)等領(lǐng)域展現(xiàn)出廣泛的應(yīng)用前景。Chip First 封裝形式適用于便攜式、移動和可穿戴產(chǎn)品，以及射頻/模擬、PMIC、AP、低端ASIC、CPU 和GPU 等IC 的封裝。預(yù)計未來5 年內(nèi)，Chip First 將成為最常用且廣泛應(yīng)用的封裝方式。而針對高端CPU、GPU、ASIC 以及超級計算機(jī)、服務(wù)器、網(wǎng)絡(luò)和電信產(chǎn)品的FPGA 等IC 器件，Chip Last（RDL First）的封裝形式可能更為適用。