SiC碳化硅功率器件頂部散熱封裝：TOLT與QDPAK的結(jié)構(gòu)優(yōu)勢(shì)、熱電動(dòng)力學(xué)分析及工程安裝指南

BASiC Semiconductor基本半導(dǎo)體一級(jí)代理商傾佳電子（Changer Tech）是一家專(zhuān)注于功率半導(dǎo)體和新能源汽車(chē)連接器的分銷(xiāo)商。主要服務(wù)于中國(guó)工業(yè)電源、電力電子設(shè)備和新能源汽車(chē)產(chǎn)業(yè)鏈。傾佳電子聚焦于新能源、交通電動(dòng)化和數(shù)字化轉(zhuǎn)型三大方向，代理并力推BASiC基本半導(dǎo)體SiC碳化硅MOSFET單管，SiC碳化硅MOSFET功率模塊，SiC模塊驅(qū)動(dòng)板等功率半導(dǎo)體器件以及新能源汽車(chē)連接器。?

傾佳電子楊茜致力于推動(dòng)國(guó)產(chǎn)SiC碳化硅模塊在電力電子應(yīng)用中全面取代進(jìn)口IGBT模塊，助力電力電子行業(yè)自主可控和產(chǎn)業(yè)升級(jí)！

傾佳電子楊茜咬住SiC碳化硅MOSFET功率器件三個(gè)必然，勇立功率半導(dǎo)體器件變革潮頭：

傾佳電子楊茜咬住SiC碳化硅MOSFET模塊全面取代IGBT模塊和IPM模塊的必然趨勢(shì)！

傾佳電子楊茜咬住SiC碳化硅MOSFET單管全面取代IGBT單管和大于650V的高壓硅MOSFET的必然趨勢(shì)！

傾佳電子楊茜咬住650V SiC碳化硅MOSFET單管全面取代SJ超結(jié)MOSFET和高壓GaN 器件的必然趨勢(shì)！

1. 執(zhí)行摘要

隨著以Hybrid inverter混合逆變器、戶儲(chǔ)、光伏儲(chǔ)能及大功率工業(yè)驅(qū)動(dòng)為代表的電力電子系統(tǒng)向高頻、高壓、高功率密度方向演進(jìn)，以碳化硅（SiC）為代表的寬禁帶半導(dǎo)體材料正逐步取代硅基器件。然而，SiC芯片卓越的材料特性——高擊穿場(chǎng)強(qiáng)、高飽和電子漂移速度及高熱導(dǎo)率——長(zhǎng)期以來(lái)受限于傳統(tǒng)的封裝技術(shù)。傳統(tǒng)的通孔插裝器件（如TO-247）存在較大的寄生電感，限制了開(kāi)關(guān)速度；而傳統(tǒng)的底部散熱表面貼裝器件（如D2PAK）則受限于PCB（印制電路板）的熱導(dǎo)率瓶頸，無(wú)法有效耗散高功率芯片產(chǎn)生的熱量。

傾佳電子楊茜旨在對(duì)兩項(xiàng)突破性的頂部散熱（Top-Side Cooling, TSC）封裝技術(shù)——TOLT (TO-Leaded Top-side cooled) 和 QDPAK (Quadruple DPAK) ——進(jìn)行詳盡的工程分析。報(bào)告基于基本半導(dǎo)體（BASIC Semiconductor） 的最新產(chǎn)品數(shù)據(jù)（包括B3M025065B, AB3M025065CQ等）及行業(yè)權(quán)威技術(shù)文獻(xiàn)，深入探討這兩種封裝的內(nèi)部物理結(jié)構(gòu)、熱電耦合特性以及在實(shí)際工程應(yīng)用中的安裝與制造工藝。

分析顯示，相比傳統(tǒng)封裝，TSC技術(shù)通過(guò)解耦熱路徑與電氣路徑，實(shí)現(xiàn)了結(jié)殼熱阻（RthJC?）降低約12.5%至50%的性能躍升，同時(shí)將寄生電感從10nH量級(jí)大幅降低至2nH以下。傾佳電子楊茜將為電力電子工程師提供從器件選型、PCB熱設(shè)計(jì)、焊盤(pán)布局（IPC標(biāo)準(zhǔn)）到散熱器機(jī)械裝配的全方位技術(shù)指南。

2. 功率電子封裝的熱-電瓶頸與頂部散熱范式轉(zhuǎn)移

2.1 傳統(tǒng)封裝的物理局限性分析

在深入TOLT和QDPAK之前，必須量化傳統(tǒng)封裝在SiC應(yīng)用中的失效模式。

2.1.1 底部散熱（BSC）的熱阻墻

以D2PAK（TO-263）為代表的底部散熱SMD封裝，其散熱路徑為：芯片 → 焊料 → 銅引線框架 → 底部焊盤(pán) → PCB銅箔 → FR4介質(zhì)層/熱過(guò)孔 → 底部散熱器。 FR4材料的熱導(dǎo)率極低（約 0.25?0.35W/m?K），即便是采用金屬基電路板（IMS），其絕緣層的熱阻依然是主要瓶頸。研究表明，在典型應(yīng)用中，PCB引入的熱阻可占系統(tǒng)總熱阻的30%-50% 。這意味著SiC芯片的高溫耐受能力被封裝散熱路徑的低效所浪費(fèi)。

2.1.2 通孔插裝（THD）的電感懲罰

TO-247等通孔器件雖然通過(guò)直接貼合散熱器解決了熱問(wèn)題，但其長(zhǎng)引腳引入了巨大的寄生電感（Lstray?）。

在SiC MOSFET的高頻開(kāi)關(guān)過(guò)程中（di/dt 可達(dá)數(shù)A/ns），寄生電感會(huì)導(dǎo)致嚴(yán)重的電壓過(guò)沖（Vovershoot?）：

Vovershoot?=Lstray?×dtdi?

這不僅增加了開(kāi)關(guān)損耗（Eon?,Eoff?），還可能導(dǎo)致柵極振蕩，甚至擊穿器件氧化層。此外，TO-247的裝配通常需要人工或異形插件機(jī)，且螺絲鎖緊工藝的一致性難以保證 。

2.2 頂部散熱（TSC）的物理架構(gòu)重構(gòu)

頂部散熱封裝（TOLT, QDPAK）通過(guò)翻轉(zhuǎn)芯片或引線框架結(jié)構(gòu)，將散熱焊盤(pán)（Drain Pad）直接暴露在封裝頂部。這種架構(gòu)帶來(lái)了三個(gè)維度的物理優(yōu)勢(shì)：

熱路徑垂直化與解耦：熱量直接從芯片經(jīng)由頂部銅排傳導(dǎo)至散熱器，完全繞過(guò)PCB。基本半導(dǎo)體的數(shù)據(jù)顯示，這種設(shè)計(jì)可使RthJC?降低至0.35 K/W ，遠(yuǎn)低于同規(guī)格D2PAK。

電氣回路平面化：由于不再需要為散熱片留出物理空間或引腳長(zhǎng)度，封裝可以緊貼PCB表面，極大縮短了功率回路（Power Loop）和柵極驅(qū)動(dòng)回路（Gate Loop）的長(zhǎng)度，從而將寄生電感降低至納亨（nH）級(jí)別 。

PCB空間利用率倍增：由于熱量不經(jīng)過(guò)PCB，板子背面不再需要安裝散熱器，這使得雙面貼裝成為可能，或者可以在功率器件正下方布置柵極驅(qū)動(dòng)電路，進(jìn)一步壓縮回路面積 。

3. TOLT封裝技術(shù)深度解析

TOLT（TO-Leaded Top-side cooled）可以被視為T(mén)O-Leadless（TOLL）封裝的“倒置”版本，但其內(nèi)部結(jié)構(gòu)進(jìn)行了專(zhuān)門(mén)的優(yōu)化。

3.1 結(jié)構(gòu)特征與機(jī)械動(dòng)力學(xué)

3.1.1 鷗翼式引腳（Gull-wing Leads）與熱循環(huán)可靠性

TOLT封裝通常保留了類(lèi)似SOIC的鷗翼式引腳設(shè)計(jì)。這種設(shè)計(jì)不僅是為了電氣連接，更是為了機(jī)械應(yīng)力釋放。 在汽車(chē)級(jí)應(yīng)用（-40°C 至 +175°C）的熱循環(huán)測(cè)試（TCoB）中，SiC芯片、銅引線框架、塑封料和FR4 PCB具有不同的熱膨脹系數(shù)（CTE）。剛性連接（如無(wú)引腳封裝）容易在焊點(diǎn)處產(chǎn)生巨大的剪切應(yīng)力，導(dǎo)致焊點(diǎn)疲勞斷裂。 TOLT的鷗翼引腳充當(dāng)了機(jī)械彈簧，能夠吸收部分應(yīng)力。英飛凌和基本半導(dǎo)體的研究表明，這種結(jié)構(gòu)使得TOLT在板級(jí)熱循環(huán)測(cè)試中能夠承受超過(guò)6000次循環(huán)而無(wú)電氣失效，遠(yuǎn)超標(biāo)準(zhǔn)AEC-Q101要求 。

3.1.2 負(fù)對(duì)峙高度（Negative Standoff）的設(shè)計(jì)哲學(xué)

TOLT封裝常采用負(fù)對(duì)峙高度設(shè)計(jì)，即封裝體的底部略低于引腳的焊接平面（通常為-50μm左右）。

優(yōu)勢(shì)：這種設(shè)計(jì)確保了在安裝散熱器施加壓力時(shí)，封裝體底部緊緊壓在PCB表面，消除了引腳高度公差對(duì)熱界面材料（TIM）厚度的影響。這使得整體熱阻的一致性極高 。

挑戰(zhàn)：由于封裝體緊貼PCB，焊劑殘留物的清洗變得困難。因此，TOLT工藝通常推薦使用免洗助焊劑 。

3.2 基本半導(dǎo)體TOLT產(chǎn)品性能剖析

依據(jù)上傳的BASiC-B3M025065B_Rev_0_0.pdf 和 BASiC-B3M040065B_Rev_0_0.pdf 數(shù)據(jù)手冊(cè)，我們可以深入量化TOLT的具體優(yōu)勢(shì)。

3.2.1 極低的熱阻特性

對(duì)于型號(hào) B3M025065B（650V SiC MOSFET）：

結(jié)殼熱阻 (RthJC?) ：僅為 0.40 K/W。

這一數(shù)值意味著在耗散100W功率時(shí)，結(jié)溫僅比殼溫高40°C。相比之下，傳統(tǒng)的TO-263封裝在依賴(lài)PCB散熱時(shí)，系統(tǒng)熱阻通常高達(dá)1.0 K/W以上。

連續(xù)漏極電流 (ID?) ：達(dá)到 108 A (TC?=25°C)。對(duì)于一個(gè)緊湊的SMD封裝而言，這是極高的電流密度，直接得益于頂部高效的散熱路徑。

3.2.2 凱爾文源極（Kelvin Source）配置

基本半導(dǎo)體的TOLT封裝引腳定義如下：

Pin 1-6: 功率源極（Power Source）。

Pin 7: 凱爾文源極（Kelvin Source / Driver Source）。

Pin 8: 柵極（Gate）。

Pin 9-16 (Topside) : 漏極（Drain）。

技術(shù)分析：Pin 7的存在至關(guān)重要。在沒(méi)有凱爾文源極的封裝（如TO-220）中，源極電感 LS? 是公共支路。當(dāng)di/dt發(fā)生劇變時(shí)，在LS?上產(chǎn)生的感應(yīng)電壓 VLS?=LS?×di/dt 會(huì)直接疊加在柵極驅(qū)動(dòng)電壓上，形成負(fù)反饋，減緩開(kāi)關(guān)速度并增加損耗。TOLT通過(guò)將驅(qū)動(dòng)回路的參考點(diǎn)（Pin 7）直接連接到芯片內(nèi)部源極金屬化層，旁路了功率回路的LS?，從而實(shí)現(xiàn)了極快的開(kāi)關(guān)速度（ td(on)?=14ns ）。

4. QDPAK封裝技術(shù)深度解析

QDPAK（Quadruple DPAK）是專(zhuān)為替代TO-247而生的大功率SMD封裝，屬于HDSOP（Heat-Spreader Dual Small Outline Package）家族。它代表了目前高壓SiC SMD封裝的最高水平。

4.1 結(jié)構(gòu)特征與高壓絕緣設(shè)計(jì)

4.1.1 對(duì)稱(chēng)布局與低電感

QDPAK通常采用對(duì)稱(chēng)的引腳布局和內(nèi)部結(jié)構(gòu)。這種對(duì)稱(chēng)性有助于抵消部分互感，進(jìn)一步降低寄生參數(shù)。與TOLT相比，QDPAK通常采用更短的引腳或無(wú)引腳（Leadless）設(shè)計(jì)，極大地減少了傳導(dǎo)路徑上的電阻和電感 。

4.1.2 1200V高壓應(yīng)用的爬電距離優(yōu)化

對(duì)于1200V SiC器件（如基本半導(dǎo)體的 AB3M040120CQ），安規(guī)距離是SMD封裝面臨的巨大挑戰(zhàn)。 QDPAK通過(guò)特殊的塑封體設(shè)計(jì)，實(shí)現(xiàn)了**>4.8 mm**的爬電距離 。這使得它在無(wú)需額外灌封或涂覆的情況下，能夠滿足大多數(shù)800V電池系統(tǒng)或工業(yè)1000V系統(tǒng)的基本絕緣要求（具體取決于污染等級(jí)）。

4.1.3 正對(duì)峙高度（Positive Standoff）

與TOLT不同，QDPAK通常設(shè)計(jì)有正對(duì)峙高度（約150 μm）。

優(yōu)勢(shì)：封裝體底部與PCB之間留有間隙。這不僅有利于焊后清洗，去除去助焊劑殘留，還允許在底部填充底部填充膠（Underfill）或紅膠以增強(qiáng)機(jī)械強(qiáng)度。

熱學(xué)影響：正對(duì)峙高度意味著在頂部施加壓力時(shí)，引腳會(huì)發(fā)生彈性形變。這種“浮動(dòng)”安裝方式可以更好地適應(yīng)散熱器的平面度誤差，但需要更仔細(xì)地控制熱界面材料（TIM）的厚度。

4.2 基本半導(dǎo)體QDPAK產(chǎn)品性能剖析

參考 BASiC-AB3M025065CQ_Rev_0_2.pdf 和 BASiC-AB3M040120CQ_Rev_0_0.pdf ：

4.2.1 極致的熱性能

AB3M025065CQ (650V) : RthJC? 僅為 0.35 K/W。

對(duì)比分析：這比同電壓等級(jí)TOLT封裝的0.40 K/W低了12.5%。這表明QDPAK擁有更大的有效散熱面積或采用了更先進(jìn)的芯片貼合技術(shù)（如銀燒結(jié)或擴(kuò)散焊）。

電流能力：支持 115 A 的連續(xù)電流，略高于TOLT的108 A。

4.2.2 1200V高壓性能

AB3M040120CQ (1200V) : 即使在高耐壓下，RthJC? 也控制在 0.48 K/W。

開(kāi)關(guān)能量：Etotal?(Eon?+Eoff?) 在800V總線電壓下表現(xiàn)優(yōu)異。數(shù)據(jù)手冊(cè)顯示其專(zhuān)為車(chē)載充電機(jī)（OBC）和DC/DC轉(zhuǎn)換器優(yōu)化，這些應(yīng)用對(duì)效率和體積要求極高。

4.2.3 降低的開(kāi)關(guān)損耗

由于極低的封裝電感（通常<2nH），QDPAK器件的關(guān)斷損耗（Eoff?）顯著降低。AB3M025065CQ的 Eoff? 僅為 135 μJ （配合SiC二極管），而同規(guī)格TOLT為 190 μJ。這意味著在相同頻率下，QDPAK的熱耗散更小，效率更高。

5. TOLT與QDPAK的綜合技術(shù)對(duì)比

為了幫助工程師進(jìn)行選型，下表基于基本半導(dǎo)體數(shù)據(jù)及通用行業(yè)標(biāo)準(zhǔn)進(jìn)行了詳細(xì)對(duì)比。

結(jié)論：QDPAK是追求極致性能的首選，特別是在1200V高壓和超大電流應(yīng)用中；而TOLT則在機(jī)械可靠性和PCB空間受限的場(chǎng)景中表現(xiàn)出更好的平衡性，且由于其鷗翼引腳，對(duì)PCB的熱膨脹更具包容性。

6. 安裝與裝配工程指南

頂部散熱器件的引入改變了傳統(tǒng)的PCB裝配流程。以下是基于IPC標(biāo)準(zhǔn)及行業(yè)最佳實(shí)踐的詳細(xì)指南。

6.1 PCB焊盤(pán)設(shè)計(jì)與布局 (IPC-7351)

6.1.1 焊盤(pán)定義

TOLT封裝：建議采用非阻焊定義（NSMD, Non-Solder Mask Defined） 焊盤(pán)。銅箔面積應(yīng)略小于阻焊層開(kāi)口，這允許焊錫包裹住銅箔邊緣，增加焊點(diǎn)強(qiáng)度，對(duì)抗TCoB測(cè)試中的剪切力 。

QDPAK封裝：由于電流極大（>100A），源極（Source）區(qū)域的PCB設(shè)計(jì)至關(guān)重要。建議在源極焊盤(pán)區(qū)域打熱過(guò)孔（Thermal Vias） ，雖然主要散熱在頂部，但這能增加PCB銅箔的熱容，有助于吸收瞬態(tài)熱沖擊。PCB銅厚建議使用 3oz 或 4oz，甚至采用埋銅（Copper Inlay）技術(shù) 。

6.1.2 柵極驅(qū)動(dòng)回路布局

為了最大化利用TOLT和QDPAK的低電感特性，柵極驅(qū)動(dòng)器（Gate Driver）應(yīng)盡可能靠近器件的 Pin 8 (Gate) 和 Pin 7/2 (Kelvin Source) 。最佳實(shí)踐是將驅(qū)動(dòng)器放置在PCB的底層（Bottom Layer） ，直接位于功率器件的正下方，通過(guò)過(guò)孔連接。這種垂直布局能將柵極回路電感降至最低，防止誤導(dǎo)通。

6.2 鋼網(wǎng)設(shè)計(jì)與焊料控制

鋼網(wǎng)厚度：推薦 125 μm - 150 μm 。

孔徑設(shè)計(jì)：對(duì)于TOLT的負(fù)對(duì)峙高度，必須嚴(yán)格控制錫膏量。過(guò)多的錫膏會(huì)導(dǎo)致器件在回流焊時(shí)“漂浮”或傾斜，導(dǎo)致頂部散熱面與散熱器之間產(chǎn)生楔形間隙，嚴(yán)重惡化熱阻。建議采用架橋式（Window Pane） 開(kāi)口設(shè)計(jì)來(lái)控制大面積焊盤(pán)上的錫膏覆蓋率（通?？刂圃?0%-70%）。

真空回流焊：對(duì)于高功率密度應(yīng)用，焊點(diǎn)內(nèi)的空洞（Voiding）是致命的?？斩磿?huì)阻礙熱傳導(dǎo)并引起局部熱點(diǎn)。強(qiáng)烈建議使用真空回流焊工藝，將空洞率控制在 5%以下 。

6.3 散熱器安裝與熱界面材料（TIM）選擇

這是TSC應(yīng)用中最關(guān)鍵的環(huán)節(jié)。

6.3.1 絕緣與安全

基本半導(dǎo)體的TOLT和QDPAK器件頂部的裸露金屬面是漏極（Drain）電位，即連接到高壓母線（650V/1200V）。因此，散熱器與器件之間必須進(jìn)行電氣絕緣。

絕緣TIM：必須選用具有高介電強(qiáng)度的TIM（如陶瓷填充的硅膠片或相變材料），耐壓值需留有足夠裕量（建議 >3-5 kV/mm）。

絕緣片：也可以使用AlN（氮化鋁）或Al2O3（氧化鋁）陶瓷片作為絕緣層，再配合薄層導(dǎo)熱硅脂，以獲得最佳的熱導(dǎo)率和絕緣性 。

6.3.2 夾持力與安裝方式

嚴(yán)禁直接在器件上打螺絲，這會(huì)導(dǎo)致封裝破裂。

推薦方案：使用彈簧夾（Spring Clips） 或 推針（Push-Pins） 。

壓力控制：理想的接觸壓力范圍是 20 - 50 PSI (0.14 - 0.35 MPa) 或單顆器件 20N - 60N 。

TOLT：由于是負(fù)對(duì)峙，剛性較強(qiáng)，可承受較大壓力，但需通過(guò)TIM厚度來(lái)補(bǔ)償器件高度公差。

QDPAK：由于正對(duì)峙和引腳彈性，壓力會(huì)使器件下沉。必須使用彈簧結(jié)構(gòu)來(lái)維持恒定的接觸力，避免因熱膨脹導(dǎo)致的壓力波動(dòng)造成焊點(diǎn)疲勞 。

間隙填充（Gap Filler） ：在多器件共用一個(gè)大散熱器（冷板）時(shí)，由于各器件的高度公差（Tolerance Stack-up），建議使用液態(tài)導(dǎo)熱填縫膠（Liquid Gap Filler） 。它能自動(dòng)填充不同高度的間隙，固化后形成柔軟的導(dǎo)熱層，對(duì)應(yīng)力極其敏感的SiC芯片提供保護(hù) 。

6.3.3 TIM的熱導(dǎo)率與厚度

根據(jù)基本半導(dǎo)體的性能，推薦使用熱導(dǎo)率 λ>3?6W/m?K 的TIM。

厚度權(quán)衡：TOLT可能需要較厚的TIM（200-300 μm）來(lái)吸收公差；而QDPAK配合高精度冷板時(shí)，可以使用超薄TIM（50-100 μm），從而顯著降低熱阻 RthCS? 。

6.4 爬電距離與電氣間隙設(shè)計(jì)規(guī)則

對(duì)于1200V器件（AB3M040120CQ），必須嚴(yán)格遵守安規(guī)：

PCB開(kāi)槽（Slotting） ：在漏極焊盤(pán)與源極/柵極焊盤(pán)之間的PCB區(qū)域進(jìn)行銑槽，可以有效增加表面爬電距離，防止高壓電弧沿PCB表面閃絡(luò)。

三防漆（Conformal Coating） ：涂覆Type I或Type II絕緣漆可以降低對(duì)爬電距離的要求，是緊湊型設(shè)計(jì)的常用手段 。

散熱器邊緣距離：TIM材料必須超出器件金屬面邊緣至少 2-3mm，以防止高壓從金屬面邊緣直接對(duì)散熱器放電 。

7. 結(jié)論與建議

TOLT和QDPAK封裝技術(shù)的出現(xiàn)，標(biāo)志著SiC功率器件應(yīng)用進(jìn)入了一個(gè)新階段。通過(guò)消除PCB熱阻瓶頸和引腳電感瓶頸，這兩款封裝充分釋放了基本半導(dǎo)體SiC MOSFET的潛能。

工程建議總結(jié)：

選型策略：若追求極致的開(kāi)關(guān)速度（>100kHz）和最高功率密度（如陽(yáng)臺(tái)光儲(chǔ)），選用 QDPAK（如AB3M025065CQ）；若關(guān)注板級(jí)熱循環(huán)可靠性及現(xiàn)有產(chǎn)線兼容性，選用 TOLT（如B3M025065B）。

熱設(shè)計(jì)核心：將“封裝-TIM-散熱器”視為一個(gè)整體系統(tǒng)。務(wù)必使用彈簧加載的安裝方式和高性能絕緣TIM。對(duì)于1200V應(yīng)用，絕緣和爬電距離設(shè)計(jì)是重中之重。

制造工藝：升級(jí)至真空回流焊以減少空洞，并嚴(yán)格控制錫膏厚度以適應(yīng)不同的對(duì)峙高度設(shè)計(jì)。

遵循本指南，工程師將能夠構(gòu)建出體積更小、效率更高、且在惡劣工況下長(zhǎng)期可靠的碳化硅電力電子系統(tǒng)。

審核編輯 黃宇