在芯片制造過程中，可能會(huì)引入物理缺陷，這些缺陷在電氣層面的表現(xiàn)稱為故障。常見的故障模型包括固定型故障（例如引腳固定連接到電源或地）、跳變故障、路徑延時(shí)故障（如門級(jí)端口信號(hào)上升下降過慢）、以及靜態(tài)電流型故障（表現(xiàn)為異常高電流泄漏）。若某個(gè)故障能在電路中向后傳播并導(dǎo)致芯片輸出與預(yù)期不符，則稱為失效。值得注意的是，并非所有故障都會(huì)引發(fā)失效，只有那些最終影響到功能正確性的故障才會(huì)導(dǎo)致實(shí)際問題。

掃描測(cè)試Scan是可測(cè)性設(shè)計(jì)（DFT）中廣泛使用的一種方法，其核心是在電路中使用帶Scan功能的寄存器，并將它們連接成一條或多條掃描鏈。

簡(jiǎn)單說Scan 就是給芯片加一套 “測(cè)試專用通路”，讓芯片內(nèi)部變得可測(cè)、可控、可量產(chǎn)篩片，是現(xiàn)代芯片必做的 DFT 技術(shù)。

Scan基本原理

Scan 寄存器：

帶Scan功能的寄存器，如下圖多了SI/SE兩個(gè)Pin：

SI是Scan in，是Scan鏈的輸入端；

SE - Scan Enable，Scan使能；

另外Q，在Scan mode下復(fù)用為SO，Scan Out Pin

考慮一個(gè)只有三個(gè)寄存器和一個(gè)與門的“芯片”，邏輯功能如下圖：

Scan鏈/掃描鏈：

Scan串鏈后，如下圖，可以看到三個(gè)寄存器通過SI/SO穿成 了一條鏈，也叫掃描鏈：

把寄存器拉平，就變成了下圖，看著更有“鏈”的感覺：

Scan測(cè)試：

Scan有兩種測(cè)試模式，Shift和Capture模式；

通過Scan鏈從SI端口，以較低頻率的測(cè)試時(shí)鐘將測(cè)試向量逐位移入內(nèi)部寄存器，并從SO Pin移出來， 并比較輸出的數(shù)據(jù)是否符合預(yù)期：

/* Scan模式下，Clk會(huì)切換到頻率較低的Scan CLK*/

通過Scan鏈的shift測(cè)試，可以覆蓋寄存器的基本功能；

那還有組合邏輯的測(cè)試，怎么覆蓋呢？通過Shift + Capture組合來測(cè)試，如下圖分三步測(cè)試；

1. 通過shift模式，給三個(gè)寄存器移入1，1，0的值；

2. 啟動(dòng)Capture模式，即：關(guān)閉寄存器的SE，給一個(gè)cycle的時(shí)鐘，這樣寄存器可以Capture到組合邏輯的輸出結(jié)果；

3. 再通過Shift模式，將寄存器的結(jié)果輸出，和預(yù)期結(jié)果比對(duì)，即可判斷電路是否有誤

上圖的例子，我們假設(shè)圖中A點(diǎn)生產(chǎn)過程中被Tie 0了，那最終SO輸出的結(jié)果就是110，而不是預(yù)期的111，這樣就可以檢測(cè)到生產(chǎn)中的錯(cuò)誤了。

當(dāng)然，實(shí)際芯片的邏輯是相當(dāng)復(fù)雜的，組合邏輯錐也非常復(fù)雜，還會(huì)現(xiàn)在有自動(dòng)化工具，可以自動(dòng)生成測(cè)試pattern，并分析測(cè)試覆蓋率，覆蓋覆蓋率不達(dá)標(biāo)，也可以通過一些手段增加覆蓋率，比如組合邏輯錐太復(fù)雜導(dǎo)致測(cè)試?yán)щy時(shí)，可以通過增加旁路寄存器作用DFT的觀測(cè)點(diǎn)；另外現(xiàn)在芯片寄存器數(shù)量也非常龐大，通常一顆芯片寄存器會(huì)串成多條寄存器鏈，來縮短測(cè)試時(shí)間；

Scan基本作用

DFT Scan測(cè)試主要用來做芯片制造過程引入的缺陷（如金屬短路、斷路、孔缺失、晶體管異常等），是芯片量產(chǎn)檢測(cè)、定位缺陷、保障良率的核心手段，核心作用如下：

?解決芯片內(nèi)部難觀測(cè)、難控制問題

?把芯片內(nèi)部寄存器串成掃描鏈（Scan Chain），讓外部測(cè)試儀能像 “讀 / 寫移位寄存器” 一樣，可控、可觀測(cè)芯片內(nèi)部幾乎所有節(jié)點(diǎn)

?實(shí)現(xiàn)高效、基本全覆蓋的邏輯測(cè)試，能夠覆蓋幾乎所有組合邏輯 + 時(shí)序電路（檢fault率，可以達(dá)到99.999%）

?支撐量產(chǎn)自動(dòng)化測(cè)試（ATE）

?提供標(biāo)準(zhǔn)、可自動(dòng)化的測(cè)試方式，芯片出廠前快速篩出壞片，保證交付質(zhì)量。

?測(cè)試失敗時(shí)可定位故障位置，幫助工藝 / 設(shè)計(jì)端分析失效原因，持續(xù)改善良率。

/*聲明：本文中電路圖和時(shí)序圖僅為說明基本原理，未經(jīng)嚴(yán)謹(jǐn)?shù)膶徍撕蜏y(cè)試，僅供參考 */