文章來源：學(xué)習(xí)那些事

原文作者：前路漫漫

本文介紹了3D集成技術(shù)的種類和不同技術(shù)。

3D集成技術(shù)至少包含3DIC集成和3DIC封裝兩個(gè)核心概念。顧名思義，兩者均采用垂直方向堆疊芯片的方式實(shí)現(xiàn)集成，但核心區(qū)別在于，3DIC集成過程中會(huì)用到硅通孔（TSV），而3DIC封裝則不涉及TSV的應(yīng)用。

3DIC封裝（無TSV）

3DIC封裝的種類：

3DIC封裝擁有多種不同結(jié)構(gòu)類型，圖1僅示意性展示了其中一部分。圖1a為采用引線鍵合技術(shù)實(shí)現(xiàn)的堆疊存儲(chǔ)芯片結(jié)構(gòu)；圖1b為兩顆芯片通過焊料凸點(diǎn)面對(duì)面倒裝鍵合，再借助引線鍵合完成下一級(jí)互連；圖1c為背對(duì)背鍵合的雙芯片結(jié)構(gòu)，底部芯片通過焊料凸點(diǎn)倒裝鍵合至基板，頂部芯片則通過引線鍵合與基板連接；圖1d中兩顆芯片采用面對(duì)面焊料凸點(diǎn)連接的倒裝芯片形式，頂部芯片再通過焊球與基板實(shí)現(xiàn)互連；圖1e為應(yīng)用處理器芯片組（應(yīng)用處理器+存儲(chǔ)芯片）的堆疊封裝（PoP）結(jié)構(gòu)，底部封裝中，應(yīng)用處理器通過焊料凸點(diǎn)倒裝鍵合至積層封裝基板，并完成底部填充工藝；頂部封裝用于封裝存儲(chǔ)芯片，通常采用交叉堆疊與引線鍵合的方式連接至無芯有機(jī)基板；圖1f展示了應(yīng)用處理器芯片組的另一種PoP結(jié)構(gòu)，底部封裝中，應(yīng)用處理器通過再布線層（RDL）實(shí)現(xiàn)扇出，省略了倒裝芯片的晶圓凸點(diǎn)成型、積層封裝基板及底部填充等工序，上層封裝保持不變，仍用于存儲(chǔ)芯片的封裝。本文僅對(duì)采用扇出封裝的PoP技術(shù)進(jìn)行簡(jiǎn)要介紹，其他類型的3DIC封裝可參考相關(guān)技術(shù)文獻(xiàn)。

采用扇出技術(shù)的PoP

2012年，星科金朋率先提出采用扇出封裝技術(shù)實(shí)現(xiàn)應(yīng)用處理器（AP）芯片組的PoP封裝。2016年9月，臺(tái)積電與蘋果合作，實(shí)現(xiàn)了基于集成扇出（integrated fan-out，InFO）封裝技術(shù)的AP芯片PoP量產(chǎn)，這一突破具有重要行業(yè)意義，標(biāo)志著扇出型封裝不僅適用于基帶芯片、電源管理芯片（power management IC，PMIC）、射頻（radio frequency，RF）開關(guān)/收發(fā)芯片、RF雷達(dá)芯片、音頻編解碼芯片、MCU芯片及連接芯片等小尺寸芯片的封裝，還可應(yīng)用于AP等高性能、大尺寸（>120mm2）片上系統(tǒng)（SoC）的封裝。圖2為iPhone AP芯片組采用的PoP結(jié)構(gòu)示意圖及SEM圖像，其中AP（A12）芯片與移動(dòng)DRAM芯片的PoP封裝通過臺(tái)積電的InFO技術(shù)實(shí)現(xiàn)。為提升電氣性能，集成無源器件（integrated passive device，IPD）通過焊料凸點(diǎn)倒裝至圖2所示的底部扇出型封裝上；該扇出型封裝包含三層RDL，最小金屬線寬/線距（L/S）為8μm，封裝焊球節(jié)距為0.35mm。目前，臺(tái)積電的4nm工藝已應(yīng)用于A16處理器（2022年9月推出）。

圖3為三星于2018年8月推出的采用PoP形式的智能手表封裝結(jié)構(gòu)。上層封裝體為存儲(chǔ)器嵌入式堆疊封裝（embedded package-on-package，ePoP），由2顆DRAM芯片、2顆NAND閃存及1顆NAND控制芯片組成，這些存儲(chǔ)芯片通過引線鍵合連接至3層無芯封裝基板，上封裝體尺寸為8mm×9.5mm×1mm；底部封裝體采用三星的扇出型板級(jí)封裝技術(shù)，將AP與PMIC并排封裝，其中AP芯片尺寸為5mm×3mm，PMIC芯片尺寸為3mm×3mm。該封裝的關(guān)鍵工藝步驟為：首先在PCB上制作空腔，將芯片放置于空腔內(nèi)并層壓環(huán)氧模塑料（EMC），隨后將其粘貼至支撐片，完成RDL制備及焊球安裝。

3DIC集成（有TSV）

含有TSV的3DIC集成存在多種實(shí)現(xiàn)方案，圖4示意了其中幾種典型結(jié)構(gòu)。圖4a中，DRAM與邏輯基片通過TSV、微凸點(diǎn)及底部填充料實(shí)現(xiàn)垂直堆疊；圖4b顯示，一顆高帶寬存儲(chǔ)芯片通過微凸點(diǎn)組裝至帶有TSV的邏輯芯片上；圖4c則展示了兩顆無凸點(diǎn)芯片通過混合鍵合技術(shù)連接，其中一顆芯片帶有TSV結(jié)構(gòu)。

3DIC集成HBM規(guī)格：

圖5展示了HBM、HBM2、HBM2E及HBM3四種規(guī)格的高帶寬存儲(chǔ)器，它們常與片上系統(tǒng)（SoC）搭配使用，是5G及AI驅(qū)動(dòng)的高性能計(jì)算（high-performance computing，HPC）應(yīng)用中的核心組件，具體應(yīng)用場(chǎng)景如圖6所示。目前，全球僅有三星和海力士實(shí)現(xiàn)了HBM芯片/模組的大規(guī)模量產(chǎn)，美光近期也已啟動(dòng)相關(guān)研發(fā)工作。與第四代雙倍速率同步動(dòng)態(tài)隨機(jī)存儲(chǔ)器（double data rate 4, DDR4）或第五代圖形用雙倍數(shù)據(jù)傳輸率存儲(chǔ)器（graphics double data rate 5, GDDR5）相比，HBM具有功耗更低、帶寬更高、芯片尺寸更小的優(yōu)勢(shì)，因此受到顯卡供應(yīng)商的廣泛青睞。HBM技術(shù)采用存儲(chǔ)芯片垂直堆疊設(shè)計(jì)，芯片之間通過TSV和微凸點(diǎn)實(shí)現(xiàn)互連；此外，每顆芯片配備兩個(gè)128位通道，其內(nèi)存總線寬度遠(yuǎn)超其他類型的DRAM內(nèi)存。HBM2于2016年首次亮相，2018年12月，JEDEC（固態(tài)技術(shù)協(xié)會(huì)）更新了HBM2標(biāo)準(zhǔn)，更新后的標(biāo)準(zhǔn)分為HBM2和HBM2E，以區(qū)分于初始HBM2標(biāo)準(zhǔn)。其中，HBM2標(biāo)準(zhǔn)允許每個(gè)堆棧最多容納12個(gè)裸片，最大容量可達(dá)24GB，內(nèi)存帶寬固定為307GB/s，通過1024位內(nèi)存接口實(shí)現(xiàn)數(shù)據(jù)傳輸，每個(gè)堆棧由8個(gè)獨(dú)立通道分隔；初始HBM2標(biāo)準(zhǔn)則要求堆棧中最多包含8顆芯片（與HBM一致），總帶寬為256GB/s。HBM3標(biāo)準(zhǔn)已正式確定，可支持最高6.4Gbit/s的引腳傳輸速率、64GB的存儲(chǔ)容量及高達(dá)512GB/s的傳輸速率。

3DIC集成——HBM組裝：

如圖7所示，三星與海力士均采用C2（銅柱+焊料帽）工藝，結(jié)合帶有非導(dǎo)電膜（從NCF層壓C2凸點(diǎn)鍵合晶圓上分割而成）的DRAM大壓力TCB工藝，制造圖5所示的3DIC集成堆棧。該3D存儲(chǔ)立方采用逐顆堆疊的方式，每顆芯片的堆疊過程需耗時(shí)約10s，主要完成底部填充膜凝膠化、焊料熔化與固化及膜固化等工序，產(chǎn)率問題成為制約該工藝規(guī)?；瘧?yīng)用的關(guān)鍵。相關(guān)產(chǎn)率提升方案可參考相關(guān)技術(shù)文獻(xiàn)。采用DRAM晶圓混合鍵合技術(shù)可有效提高堆疊產(chǎn)率。

微凸點(diǎn)3DIC集成：

圖8為新加坡微電子研究所（IME）采用微凸點(diǎn)鍵合技術(shù)實(shí)現(xiàn)的存儲(chǔ)芯片與帶TSV邏輯芯片的集成結(jié)構(gòu)，該測(cè)試結(jié)構(gòu)的設(shè)計(jì)、材料選擇、工藝流程及制備細(xì)節(jié)可參考相關(guān)技術(shù)文獻(xiàn)。圖8展示了該集成結(jié)構(gòu)（尤其是TSV部分）的SEM圖像，同時(shí)呈現(xiàn)了互連微凸點(diǎn)（Cu柱+焊料帽）及凸點(diǎn)下金屬化層（under bump metallization，UBM）（化學(xué)鍍Ni浸Au工藝制備）。2020年7月，英特爾推出搭載FOVEROS技術(shù)的“Lakefield”處理器芯片，如圖9所示，該處理器是最早采用3DIC集成技術(shù)的移動(dòng)產(chǎn)品（如便攜式計(jì)算機(jī)）處理器。

無凸點(diǎn)3DIC集成：

臺(tái)積電已發(fā)表多篇關(guān)于含TSV芯片-芯片無凸點(diǎn)混合鍵合的技術(shù)文獻(xiàn)，相關(guān)結(jié)構(gòu)如圖10和圖11所示；英特爾也推出了名為FOVEROS Direct的Cu-Cu混合鍵合技術(shù)，其結(jié)構(gòu)如圖12所示。