ADCLK846：低抖動(dòng)低功耗時(shí)鐘扇出緩沖器的卓越之選

在電子工程師的日常設(shè)計(jì)工作中，時(shí)鐘信號(hào)的處理至關(guān)重要，它直接影響著整個(gè)系統(tǒng)的性能和穩(wěn)定性。今天，我們就來深入探討一款高性能的時(shí)鐘扇出緩沖器——ADCLK846，看看它在低抖動(dòng)和低功耗方面有著怎樣出色的表現(xiàn)。

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一、ADCLK846 概述

ADCLK846 是一款專為低抖動(dòng)和低功耗操作而優(yōu)化的 1.2 GHz/250 MHz、LVDS/CMOS 時(shí)鐘扇出緩沖器。它具有多種可配置的輸出選項(xiàng)，從 6 路 LVDS 輸出到 12 路 CMOS 輸出，還支持 LVDS 和 CMOS 輸出的組合，為不同的應(yīng)用場景提供了極大的靈活性。該器件采用 24 引腳 LFCSP 封裝，工作溫度范圍為 -40°C 至 +85°C，適用于各種工業(yè)環(huán)境。

二、關(guān)鍵特性

1. 輸出選擇靈活

可選擇 LVDS 或 CMOS 輸出，最多支持 6 路 LVDS（最高 1.2 GHz）或 12 路 CMOS（最高 250 MHz）輸出，滿足不同系統(tǒng)對(duì)時(shí)鐘信號(hào)類型和數(shù)量的需求。

2. 低功耗運(yùn)行

每通道功耗小于 16 mW（100 MHz 工作時(shí)），有效降低了系統(tǒng)的整體功耗，延長了設(shè)備的續(xù)航時(shí)間，尤其適用于對(duì)功耗敏感的應(yīng)用場景。

3. 低抖動(dòng)性能

集成抖動(dòng)低至 54 fs（12 kHz 至 20 MHz），寬帶抖動(dòng)僅為 100 fs，確保了時(shí)鐘信號(hào)的高精度和穩(wěn)定性，減少了信號(hào)傳輸中的誤差和干擾。

4. 快速響應(yīng)時(shí)間

LVDS 輸出的傳播延遲僅為 2.0 ns，上升/下降時(shí)間為 135 ps，輸出間的偏斜為 65 ps，能夠快速準(zhǔn)確地響應(yīng)時(shí)鐘信號(hào)的變化，提高系統(tǒng)的實(shí)時(shí)性能。

5. 睡眠模式

支持睡眠模式，通過引腳可編程控制，可在不需要時(shí)鐘信號(hào)時(shí)將設(shè)備置于低功耗狀態(tài)，進(jìn)一步節(jié)省能源。

6. 單電源供電

采用 1.8 V 電源供電，簡化了電源設(shè)計(jì)，降低了系統(tǒng)成本。

三、電氣特性

1. 時(shí)鐘輸入

• 輸入頻率范圍為 0 至 1200 MHz，可適應(yīng)不同頻率的時(shí)鐘信號(hào)輸入。
• 差分輸入靈敏度為 150 mV p-p，單端輸入靈敏度同樣為 150 mV p-p，確保了對(duì)微弱信號(hào)的有效檢測。
• 輸入共模電壓范圍為 VS/2 - 0.1 V 至 VS/2 + 0.05 V，輸入共模范圍為 0.4 VS - 0.4 V，具有較好的抗干擾能力。

2. 時(shí)鐘輸出

LVDS 輸出

• 輸出頻率最高可達(dá) 1200 MHz，差分輸出電壓典型值為 344 mV，偏移電壓為 1.25 V。
• 短路電流為 3 至 6 mA，確保了輸出信號(hào)的穩(wěn)定性和可靠性。

CMOS 輸出

• 輸出頻率最高為 250 MHz，輸出高電壓為 VS - 0.1 V 至 VS - 0.35 V，輸出低電壓為 0.1 V 至 0.35 V，參考電壓為 VS/2 - 0.1 V 至 VS/2 + 0.1 V。
• 輸出電阻為 60 Ω，輸出電流為 500 μA，能夠滿足大多數(shù)負(fù)載的驅(qū)動(dòng)需求。

3. 時(shí)序特性

LVDS 輸出

• 輸出上升/下降時(shí)間典型值為 135 ps，傳播延遲為 1.5 至 2.7 ns，溫度系數(shù)為 2.0 ps/°C。
• 同一器件上所有 LVDS 輸出的偏斜為 65 ps，跨多個(gè)器件的偏斜為 390 ps。

CMOS 輸出

• 輸出上升/下降時(shí)間典型值為 525 ps，傳播延遲為 2.5 至 4.2 ns，溫度系數(shù)為 2.2 ps/°C。
• 同一器件上所有 CMOS 輸出的偏斜為 640 ps。

4. 時(shí)鐘相位噪聲

• CLK - TO - LVDS 絕對(duì)相位噪聲在 1000 MHz 輸入時(shí)，不同偏移頻率下表現(xiàn)出色，如在 10 Hz 偏移時(shí)為 -90 dBc/Hz，在 10 MHz 偏移時(shí)為 -146 dBc/Hz。
• CLK - TO - CMOS 絕對(duì)相位噪聲在 200 MHz 輸入時(shí)，也具有良好的性能，如在 10 Hz 偏移時(shí)為 -100 dBc/Hz，在 10 MHz 偏移時(shí)為 -156 dBc/Hz。

5. 邏輯和電源特性

控制引腳

• 控制引腳（CTRL_A、CTRL_B、SLEEP）的邏輯 1 電壓為 VS - 0.4 V，邏輯 0 電壓為 0.4 V，邏輯 1 電流為 5 至 20 μA，邏輯 0 電流為 -5 至 +5 μA，電容為 2 pF。

電源

• 電源電壓要求為 1.8 V ± 5%，LVDS 輸出在 100 MHz 時(shí)電流為 55 至 70 mA，在 1200 MHz 時(shí)電流為 110 至 130 mA；CMOS 輸出在 100 MHz 時(shí)電流為 75 至 95 mA，在 250 MHz 時(shí)電流為 155 至 190 mA。
• 睡眠模式下電流僅為 3 mA，電源抑制比方面，LVDS 為 0.9 ps/mV，CMOS 為 1.2 ps/mV。

6. 絕對(duì)最大額定值

• 電源電壓 VS 至 GND 最大為 2 V，輸入和輸出電壓范圍為 -0.3 V 至 +2 V，工作溫度范圍為 -40°C 至 +85°C，結(jié)溫最大為 150°C，存儲(chǔ)溫度范圍為 -65°C 至 +150°C。

四、功能描述

1. 時(shí)鐘輸入

ADCLK846 的差分輸入內(nèi)部自偏置，通過電阻分壓器設(shè)置輸入的共模電平?；パa(bǔ)輸入比真實(shí)輸入低約 30 mV，以避免輸入信號(hào)停止時(shí)產(chǎn)生振蕩。輸入可以采用交流耦合或直流耦合方式，支持多種邏輯電平，如 LVPECL、LVDS、HSTL、CML 和 CMOS，具體的輸入邏輯兼容性可參考相關(guān)表格。

2. 交流耦合應(yīng)用

當(dāng)需要交流耦合時(shí)，ADCLK846 提供兩種選擇。一種是無需外部元件（除了隔直電容），直接將參考信號(hào)耦合到時(shí)鐘輸入引腳；另一種是使用 VREF 引腳設(shè)置直流偏置電平，通過電阻將 VREF 引腳連接到 CLK 和 CLK，這種方法可以實(shí)現(xiàn)更低阻抗的信號(hào)端接。

3. 時(shí)鐘輸出

每個(gè)輸出通道可以是差分 LVDS 輸出或兩個(gè)同相的單端 CMOS 輸出。當(dāng) LVDS 驅(qū)動(dòng)器啟用時(shí)，對(duì)應(yīng)的 CMOS 驅(qū)動(dòng)器處于三態(tài)；當(dāng) CMOS 驅(qū)動(dòng)器啟用時(shí)，對(duì)應(yīng)的 LVDS 驅(qū)動(dòng)器斷電并處于三態(tài)。

4. 控制和功能引腳

• CTRL_A 用于選擇輸出 1 和輸出 0 的邏輯類型，高電平為 CMOS，低電平為 LVDS，該引腳有內(nèi)部 200 kΩ 下拉電阻。
• CTRL_B 用于選擇輸出 5 至輸出 2 的邏輯類型，同樣高電平為 CMOS，低電平為 LVDS，也有內(nèi)部 200 kΩ 下拉電阻。
• SLEEP 引腳用于控制睡眠模式，高電平有效，將輸出置于高阻態(tài)，該引腳也有 200 kΩ 下拉電阻，且在睡眠模式下控制引腳仍可正常工作。

5. 電源供應(yīng)

ADCLK846 需要 1.8 V ± 5% 的電源供應(yīng)，建議在 PCB 上對(duì)電源進(jìn)行充分的電容旁路（>10 μF），并在所有電源引腳附近使用 0.1 μF 的電容進(jìn)行旁路。器件封裝上的暴露金屬焊盤不僅是電氣連接，還具有散熱功能，必須正確連接到地，以確保良好的熱傳導(dǎo)。

五、應(yīng)用信息

1. ADC 時(shí)鐘應(yīng)用

高速模數(shù)轉(zhuǎn)換器（ADC）對(duì)采樣時(shí)鐘的質(zhì)量非常敏感，時(shí)鐘的噪聲、失真和抖動(dòng)會(huì)影響 ADC 的輸出信號(hào)。ADCLK846 的 LVDS 輸出提供差分時(shí)鐘輸出，能夠有效減少 PCB 上的噪聲干擾，提高轉(zhuǎn)換器的 SNR 性能。在選擇時(shí)鐘/轉(zhuǎn)換器解決方案時(shí)，需要考慮 ADC 的輸入要求，如差分或單端、邏輯電平、端接方式等。

2. LVDS 時(shí)鐘分配

ADCLK846 的 LVDS 輸出采用電流模式輸出級(jí)，標(biāo)稱電流為 3.5 mA，在 100 Ω 電阻上可產(chǎn)生 350 mV 的輸出擺幅，符合 ANSI/TIA/EIA - 644 規(guī)范。推薦的 LVDS 輸出端接電路可參考相關(guān)文檔，若需要交流耦合，可在 100 Ω 端接電阻前后放置去耦電容。

3. CMOS 時(shí)鐘分配

ADCLK846 的輸出驅(qū)動(dòng)器也可配置為 CMOS 驅(qū)動(dòng)器，輸出為 1.8 V CMOS 兼容。在使用單端 CMOS 時(shí)鐘時(shí)，建議采用點(diǎn)對(duì)點(diǎn)連接，每個(gè)驅(qū)動(dòng)器只連接一個(gè)接收器，以簡化端接方案并減少輸出線上的振鈴。通常需要在源端進(jìn)行串聯(lián)端接，電阻值根據(jù)電路板設(shè)計(jì)和時(shí)序要求而定，一般為 10 Ω 至 100 Ω。同時(shí)，CMOS 輸出對(duì)電容負(fù)載和走線長度有一定限制，建議走線長度小于 3 英寸，以保證信號(hào)的上升/下降時(shí)間和完整性。

4. 輸入端接選項(xiàng)

對(duì)于單端操作，應(yīng)將未使用的輸入旁路到地。不同的輸入邏輯電平有不同的端接方式，可參考相關(guān)的典型配置圖，如使用 VREF 引腳可實(shí)現(xiàn)低阻抗端接并消除 30 mV 的輸入偏移。

六、總結(jié)

ADCLK846 作為一款高性能的時(shí)鐘扇出緩沖器，在低抖動(dòng)、低功耗、輸出靈活性等方面表現(xiàn)出色，適用于多種應(yīng)用場景，如無線通信、有線通信、醫(yī)療和工業(yè)成像、ATE 和高性能儀器等。電子工程師在設(shè)計(jì)時(shí)鐘分配和信號(hào)恢復(fù)電路時(shí)，可以考慮選擇 ADCLK846，以提高系統(tǒng)的性能和穩(wěn)定性。你在實(shí)際設(shè)計(jì)中是否使用過類似的時(shí)鐘扇出緩沖器？遇到過哪些問題？歡迎在評(píng)論區(qū)分享你的經(jīng)驗(yàn)和見解。