AD6643雙中頻接收器：高性能與低功耗的完美結(jié)合

在當(dāng)今的電信應(yīng)用中，對于多天線系統(tǒng)的需求日益增長，這就要求相關(guān)的硬件設(shè)備具備高動態(tài)范圍性能、低功耗和小尺寸等特點。AD6643雙中頻（IF）接收器就是這樣一款專門為滿足這些需求而設(shè)計的產(chǎn)品，下面我們就來詳細(xì)了解一下它的特性、性能以及應(yīng)用。

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產(chǎn)品概述

AD6643是一款11位、200 MSPS/250 MSPS的雙通道中頻接收器，它集成了兩個高性能的模數(shù)轉(zhuǎn)換器（ADC）和噪聲整形再量化器（NSR）數(shù)字模塊。其設(shè)計旨在支持電信應(yīng)用中的多天線系統(tǒng)，在高動態(tài)范圍性能、低功耗和小尺寸方面表現(xiàn)出色。

產(chǎn)品亮點

1. 緊湊封裝：兩個ADC封裝在一個9 mm × 9 mm × 0.85 mm、64引腳的LFCSP封裝中，節(jié)省空間。
2. NSR功能：通過引腳可選的噪聲整形再量化器（NSR）功能，在185 MSPS時可在高達60 MHz的降低帶寬內(nèi)提高信噪比（SNR）。
3. LVDS接口：LVDS數(shù)字輸出接口配置適用于低成本FPGA系列。
4. 單電源供電：可從單個1.8 V電源供電。
5. SPI接口：標(biāo)準(zhǔn)串行端口接口（SPI）支持各種產(chǎn)品特性和功能，如數(shù)據(jù)格式（偏移二進制或二進制補碼）、NSR、掉電、測試模式和電壓參考模式。
6. 時鐘靈活性：片上整數(shù)1 - 8輸入時鐘分頻器和多芯片同步功能，支持廣泛的時鐘方案和多通道子系統(tǒng)。

性能指標(biāo)

直流指標(biāo)

AD6643的分辨率為11位，保證無丟失碼。在精度方面，偏移誤差最大為±10 mV，增益誤差在不同型號和條件下有所不同。輸入?yún)⒖荚肼曉?5°C時為0.614 LSB rms。模擬輸入的典型值為1.75 V p-p，輸入電容為2.5 pF，輸入電阻為0.9 kΩ。電源電壓AVDD和DRVDD的范圍為1.7 - 1.9 V，不同工作模式下的電源電流也有所不同，例如在NSR禁用時，I_DRVD為154 - 215 mA。

交流指標(biāo)

在信號與噪聲比（SNR）方面，NSR禁用時，在不同輸入頻率下SNR可達65.3 - 66.6 dBFS；NSR啟用時，22%帶寬模式下在不同輸入頻率下SNR可達72.6 - 76.1 dBFS，33%帶寬模式下SNR可達70.1 - 76.1 dBFS。信號與噪聲和失真比（SINAD）、無雜散動態(tài)范圍（SFDR）等指標(biāo)也表現(xiàn)出色，例如在某些頻率下SFDR可達92 dBc。

數(shù)字指標(biāo)

時鐘輸入支持CMOS、LVDS、LVPECL等多種邏輯電平，內(nèi)部共模偏置為0.9 V，差分輸入電壓范圍為0.3 - 3.6 V p-p。同步輸入（SYNC）和其他邏輯輸入（如CSB、SCLK、SDIO等）也有相應(yīng)的電壓和電流要求。數(shù)字輸出為LVDS，差分輸出電壓在ANSI模式下為250 - 450 mV，在降低擺幅模式下為150 - 280 mV。

開關(guān)和時序指標(biāo)

輸入時鐘速率最高可達625 MHz，轉(zhuǎn)換速率在不同型號下分別為200 MSPS和250 MSPS。數(shù)據(jù)傳播延遲、DCO傳播延遲、DCO到數(shù)據(jù)偏斜等指標(biāo)也有明確規(guī)定。此外，還規(guī)定了同步時序和SPI時序的要求。

工作原理

ADC架構(gòu)

AD6643采用雙前端采樣保持電路，后跟流水線式開關(guān)電容ADC。每個階段的量化輸出在數(shù)字校正邏輯中組合成最終的11位結(jié)果，也可以通過NSR模塊進行處理。流水線架構(gòu)允許第一階段處理新的輸入樣本，其余階段處理先前的樣本，采樣發(fā)生在時鐘的上升沿。

模擬輸入考慮

模擬輸入是一個差分開關(guān)電容電路，設(shè)計用于在差分信號處理中實現(xiàn)最佳性能。在采樣模式下，信號源必須能夠在半個時鐘周期內(nèi)對采樣電容充電并穩(wěn)定。為了減少驅(qū)動源輸出級所需的峰值瞬態(tài)電流，可以在每個輸入串聯(lián)一個小電阻，并在輸入兩端并聯(lián)一個電容以提供動態(tài)充電電流。在中頻欠采樣應(yīng)用中，應(yīng)減少輸入兩端的并聯(lián)電容。

電壓參考

AD6643內(nèi)置了穩(wěn)定而準(zhǔn)確的電壓參考，可以通過SPI調(diào)整參考電壓來調(diào)整滿量程輸入范圍，ADC的輸入跨度與參考電壓的變化線性相關(guān)。

時鐘輸入考慮

為了實現(xiàn)最佳性能，應(yīng)使用差分信號對AD6643的采樣時鐘輸入（CLK+和CLK -）進行計時。時鐘輸入可以是CMOS、LVDS、LVPECL或正弦波信號，時鐘源抖動是最需要關(guān)注的問題。AD6643具有靈活的時鐘輸入結(jié)構(gòu)，包括輸入時鐘分頻器和占空比穩(wěn)定器（DCS），DCS可以提供標(biāo)稱50%占空比的內(nèi)部時鐘信號，減少時鐘占空比對性能的影響。

功耗和待機模式

AD6643的功耗與采樣率成正比。通過斷言PDWN引腳或通過SPI端口，可以將其置于掉電模式，此時ADC通常消耗10 mW。在待機模式下，可以保持內(nèi)部參考電路供電，以實現(xiàn)更快的喚醒時間。

數(shù)字輸出

AD6643的輸出驅(qū)動器可以配置為ANSI LVDS或降低驅(qū)動LVDS，使用1.8 V DRVDD電源。數(shù)據(jù)格式可以通過SPI控制選擇偏移二進制、二進制補碼或格雷碼。數(shù)字輸出使能功能（OEB）可以通過OEB引腳或SPI接口啟用，當(dāng)OEB引腳為低時，輸出數(shù)據(jù)驅(qū)動器啟用；當(dāng)OEB引腳為高時，輸出數(shù)據(jù)驅(qū)動器處于高阻抗?fàn)顟B(tài)。

噪聲整形再量化器（NSR）

NSR功能允許在奈奎斯特頻帶的子集內(nèi)保持高于11位的SNR，并且不影響接收器的諧波性能。NSR功能可以通過SPI獨立控制每個通道，提供22%和33%兩種帶寬模式，每種模式下可以通過6位調(diào)諧字設(shè)置有用的頻率范圍。

通道/芯片同步

AD6643具有SYNC輸入，允許用戶靈活同步內(nèi)部模塊，確保多個ADC之間的同步操作。輸入時鐘分頻器可以通過SYNC輸入進行同步，可以設(shè)置為在單個SYNC信號或每個SYNC信號上同步。

串行端口接口（SPI）

SPI接口允許用戶通過ADC內(nèi)部的結(jié)構(gòu)化寄存器空間配置轉(zhuǎn)換器的特定功能或操作。通過SCLK、SDIO和CSB三個引腳實現(xiàn)讀寫操作，數(shù)據(jù)可以以MSB優(yōu)先或LSB優(yōu)先模式發(fā)送。SPI接口可以由FPGA或微控制器控制，但在需要轉(zhuǎn)換器全動態(tài)性能的時期，SPI不應(yīng)處于活動狀態(tài)，以避免噪聲影響轉(zhuǎn)換器性能。

應(yīng)用信息和設(shè)計指南

應(yīng)用領(lǐng)域

AD6643適用于多種電信應(yīng)用，如通信、分集無線電和智能天線（MIMO）系統(tǒng)、多模式數(shù)字接收器（3G）、WCDMA、LTE、CDMA2000、WiMAX、TD - SCDMA、I/Q解調(diào)系統(tǒng)和通用軟件無線電等。

設(shè)計指南

• 電源和接地：建議使用兩個獨立的1.8 V電源，一個用于模擬（AVDD），另一個用于數(shù)字輸出（DRVDD），并使用多個去耦電容覆蓋高低頻率。使用單個PCB接地平面，并進行合理的分區(qū)，以實現(xiàn)最佳性能。
• 暴露焊盤：必須將ADC底部的暴露焊盤連接到模擬地（AGND），并在PCB上使用連續(xù)的暴露銅平面，通過多個過孔實現(xiàn)最低的電阻熱路徑。
• VCM引腳：將VCM引腳通過0.1 μF電容接地，并在VCM引腳與通道A和通道B的模擬輸入網(wǎng)絡(luò)連接之間包含33 Ω電阻，以實現(xiàn)最佳的通道間隔離。
• SPI端口：在需要轉(zhuǎn)換器全動態(tài)性能的時期，SPI端口不應(yīng)處于活動狀態(tài)，必要時可以在SPI總線和AD6643之間提供緩沖器，以防止信號在關(guān)鍵采樣期間在轉(zhuǎn)換器輸入處轉(zhuǎn)換。

總結(jié)

AD6643雙中頻接收器以其高性能、低功耗和小尺寸的特點，為電信應(yīng)用中的多天線系統(tǒng)提供了理想的解決方案。其豐富的功能和靈活的配置選項，使得工程師可以根據(jù)具體應(yīng)用需求進行優(yōu)化設(shè)計。在使用過程中，遵循設(shè)計指南可以確保AD6643發(fā)揮最佳性能。你在實際應(yīng)用中是否遇到過類似的高性能ADC呢？你對AD6643的哪些特性最感興趣呢？歡迎在評論區(qū)分享你的經(jīng)驗和想法。