文章來源：學習那些事

原文作者：前路漫漫

本文主要介紹器件級立體封裝技術。

2D、2.5D和3D立體封裝技術已廣泛應用于倒裝芯片和晶圓級封裝工藝中，成為后摩爾時代芯片性能提升的核心支撐技術。借助硅中介層(Interposers)與硅通孔(TSV)技術的協(xié)同作用，可實現多芯片的垂直堆疊，打破傳統(tǒng)平面封裝的空間限制。其中，TSV堆疊技術能夠在不增大IC平面尺寸的前提下，實現更多功能的集成，讓IC在有限的平面空間內承載更豐富的功能;硅中介層則可縮短集成電路中關鍵電通路的長度，從而提升信號輸入輸出速率，優(yōu)化芯片整體響應性能?；谶@些技術優(yōu)勢，采用先進封裝技術的應用處理器和內存芯片，相比傳統(tǒng)封裝技術產品，體積可縮小30%~40%，運行速度提升2~3倍，功耗節(jié)省可達40%及以上，顯著提升了芯片的性價比與應用適配性。

2D、2.5D和3D封裝技術的工藝復雜性，以及IC制造商(Fab)與外包封裝/測試廠商的產業(yè)分工特性，決定了IDM企業(yè)和代工廠仍需專注于前端芯片制造工作，而外包封裝/測試廠商憑借成熟的后端工藝積累，更適合承擔芯片露出、凸點制作、堆疊組裝及性能測試等后端流程。目前，外包封裝/測試廠商的生產工藝主要依賴內插件制造，該工藝技術門檻相對較低，且對成本較為敏感，能夠適配大規(guī)模量產需求，同時也符合當前產業(yè)分工精細化的發(fā)展趨勢。

3D封裝技術能夠更高效地利用硅片資源，實現更高的“硅片效率”——硅片效率定義為堆疊中的總基板面積與占地面積的比率。與2D封裝技術相比，3D封裝的硅片效率可超過100%，在空間利用率上具備顯著優(yōu)勢。在信號延遲方面，2D封裝需通過縮短互連長度來降低互連相關的寄生電容和電感，進而減少信號傳播延遲;而3D封裝中電子元件實現垂直緊密堆疊，元件間距離大幅縮短，因此信號延遲更短，傳輸效率更高。同理，3D封裝通過縮短互連長度，可有效減少寄生效應，不僅能降低信號噪聲和芯片功耗，還能實現性能提升與成本優(yōu)化的雙重目標。此外，3D封裝在降低功耗的同時，可支持器件以更高頻率運行，結合寄生效應、體積及噪聲的綜合優(yōu)化，能夠實現更高的每秒轉換速率，進一步提升整個系統(tǒng)的運行性能，適配高端算力、AI等場景的需求。

3D集成技術自2010年起逐步實現規(guī)?；瘧?，經過十余年的發(fā)展已成為主流封裝技術之一，通過3D器件替代傳統(tǒng)單芯片封裝，可大幅降低芯片的尺寸與重量，其縮減幅度主要取決于垂直互連密度、互連可及性及熱特性等關鍵因素。據行業(yè)實測數據顯示，與傳統(tǒng)封裝相比，3D封裝可實現40~50倍的尺寸和重量縮減。以德州儀器(TI)的3D裸片封裝為例，其與離散封裝、平面封裝(MCM)相比，體積可減少5~6倍，相較于分立封裝技術，體積縮減可達10~20倍;重量方面，與MCM技術相比減少2~13倍，與分立元件相比減少3~19倍，在小型化、輕量化場景中具備不可替代的優(yōu)勢。

芯片占用面積(即芯片在印刷電路板(PCB)上占據的面積)是封裝技術中的核心考量指標之一。采用MCM封裝技術時，借助裸片的直接使用，可使芯片占用面積減少20%~90%，有效提升PCB板的空間利用率，適配小型化電子設備的發(fā)展需求。三維立體組裝技術的核心的是將IC芯片(包括MCM片、WSI晶圓規(guī)模集成片)進行逐層疊合，利用芯片側面邊緣或平面的分布特點，實現垂直方向的互連，將傳統(tǒng)平面組裝向垂直維度延伸，形成立體式集成結構。器件級三維立體組裝的類型和結構如圖1所示。

圖1

器件級三維立體組裝主要分為三類：有源基板型、埋置型和疊層式封裝。其中，有源基板型以Si晶圓規(guī)模集成(WSI)后的晶圓作為基板，在基板上鋪設多層布線，最上層貼裝SMC/SMD器件，最終實現立體封裝;埋置型則是在各類基板內部或多層布線中埋置SMC/SMD器件，頂層再貼裝SMC/SMD，通過分層集成實現立體封裝;疊層式封裝則基于二維平面電子封裝技術，將每一層封裝(如MCM)進行上下互連，要么將平面封裝的各層疊裝并實現互連，要么直接將兩個LSI、VLSI芯片面對面“對接”，完成立體封裝。目前，疊層式封裝的互連主要通過引線鍵合方式實現，該方式技術成熟、成本可控，適配多數應用場景。疊層式三維封裝主要分為載體疊層、裸芯片疊層、硅晶圓規(guī)模的疊層(WLP)三種形式，其結構如圖2所示。

圖2

載體疊層技術

載體疊層技術的核心流程是先將硅片固定連接在過渡載體上，通過載體上的引線端子實現逐層疊裝，進而完成三維立體互連。載體材料主要包括樹脂、陶瓷和硅，不同材料適配不同的應用場景和性能需求。該技術自20世紀90年代初實現實用化，早期主要用于兩個存儲器芯片的疊層，用于制作存儲卡;目前已實現技術升級，廣泛應用于各類中高端芯片封裝。載體疊層通常利用標準封裝體的端子排布，將重疊的相同端子通過焊接實現電氣連接，確保信號傳輸的穩(wěn)定性與可靠性，其主要實現方案可根據應用需求靈活調整。

引線鍵合式疊層封裝是疊層式封裝的重要分支，采用引線連接(WB)、傳遞模注、研磨減薄等核心工藝制成。其具體流程為：將兩個及以上裸芯片通過黏結工藝，以電極面朝上的方式疊放在聚酰亞胺基板上，各芯片電極分別通過引線鍵合與底部基板實現電氣連接，再通過基板的再布線層，將信號引至基板底面球柵陣列(BGA)布置的微球端子，最后通過樹脂模注成型，完成整個封裝流程。

根據疊層芯片尺寸是否一致，引線鍵合式疊層可分為兩種結構：一種是在裸芯片上放置尺寸更小的裸芯片，形成金字塔形(或臺階形)疊層結構，如圖3所示;另一種是將多個相同尺寸的裸芯片進行絕緣疊層，如圖4所示。在相同尺寸裸芯片疊層結構中，通常需要在兩層芯片之間放置Spacer Die(間隔芯片)，用于墊高兩層芯片的間距，確保底部芯片有足夠的操作空間進行引線鍵合，避免引線與上層芯片發(fā)生干涉。目前，引線鍵合式疊層封裝主要應用于存儲芯片領域，如SRAM、快閃存儲器等，能夠滿足存儲芯片高密度、小型化的集成需求。

圖3

薄型小尺寸封裝

薄型小尺寸封裝(Thin Small Outline Package, TSOP)憑借外形小巧、寄生參數低、適配高頻環(huán)境的優(yōu)勢，同時具備技術簡單、成品率高、造價低廉的特點，已在消費電子、通信模塊、工業(yè)控制等領域實現廣泛應用。TSOP疊層封裝的芯片數量可通過封裝名稱直接識別，例如TSOP2+1表示封裝內包含兩個活性芯片和一個空白芯片，其中上下兩層為具備功能的活性層，中間的空白芯片由無電路的硅片制成，核心作用是為底層芯片預留焊接空間，保障引線鍵合工藝的順利實施;TSOP3+0則表示封裝內包含三個活性芯片，無需空白芯片作為間隔，適用于芯片尺寸匹配度高、互連空間充足的場景。TSOP封裝結構如圖5所示。

圖4

TSOP疊層封裝

TSOP疊層封裝主要有兩種工藝方法：方法一采用液態(tài)環(huán)氧樹脂作為芯片黏合劑，其工藝流程如圖6所示;方法二采用環(huán)氧樹脂薄膜作為芯片黏合劑，工藝流程如圖7所示。對比兩種工藝可知，方法二省去了兩次烘烤步驟，不僅大幅縮短了生產周期，還減少了烘烤過程帶來的熱應力影響，有效提升了產品成品率和長期運行可靠性，目前已成為TSOP疊層封裝的主流工藝方案。近年來，行業(yè)內通過材料改性，進一步優(yōu)化了環(huán)氧樹脂薄膜的性能，使粘接層厚度均勻性控制在±1μm以內，顯著提升了信號完整性。

圖5

圖6和圖7

硅片穿孔式

硅片穿孔式(Through Silicon Via, TSV)疊層封裝是當前高端封裝領域的核心技術之一，其核心原理是在硅片上打孔后，向通孔內填充金屬(通常為銅)，形成導電通孔，通過孔內金屬及金屬焊點實現芯片間的垂直互連。該技術主要應用于微機電系統(tǒng)(MEMS)和多層半導體器件的電信號傳輸，導電通孔的孔徑通常處于微米量級，通過通孔直接傳輸電信號，可大幅降低基片單面布線的復雜程度，提升電氣性能的穩(wěn)定性，同時提高陣列器件的排列密度，適配高密度集成需求。TSV技術結構如圖8所示。

圖8

利用硅片穿孔疊層封裝技術，可將不同功能的硅片疊裝在同一塊硅基板上，在封裝外部制作適配表面貼裝的BGA焊球，最終形成功能完整的微系統(tǒng)，其結構如圖9所示。其中，硅片通孔的制作是該封裝技術的核心環(huán)節(jié)，目前行業(yè)內主要有4種打孔方式，分別是激光打孔法、濕法刻蝕法、深度反應離子刻蝕法(DRIE)和光輔助電化學刻蝕法(PAECE)，這4種打孔方法在孔徑精度、深寬比、生產效率及成本等方面各有優(yōu)勢，可根據具體應用場景靈活選擇。值得注意的是，臺積電CoWoS封裝已采用飛秒級超快激光在硅轉接板上制作TSV，深徑比可達1:10，大幅提升了互連密度。

圖9

硅片打孔完成后，也可將電極直接穿入通孔實現互連，電極材料通常選用銅，該方式可實現低成本、高可靠性的垂直互連，適配中低端芯片的規(guī)?；a需求。除上述兩種硅片疊層互連方式外，彈性連接器互連也是一種重要的實現路徑，霍尼威爾公司已采用該方法完成硅片疊層，成功開發(fā)出低成本商用壓力傳感器，驗證了該技術的可行性與經濟性。

表1

TSV封裝

TSV封裝的核心是將多層平面器件進行垂直堆疊，通過穿透硅通孔在Z方向實現互連，構建三維立體結構。TSV的工藝流程如圖10所示，根據制作時序的不同，可分為前道互連(FEOL)型TSV和后道互連(BEOL)型TSV：前道互連型TSV在IC布線工藝開始前制作，適配對互連精度要求較高的高端芯片;后道互連型TSV在金屬布線過程中實現，工藝兼容性更強，成本更具優(yōu)勢。近年來，行業(yè)內已開發(fā)出小直徑(20μm)、高深寬比(~4:1)的納米孿晶銅(nt-Cu)填充TSV工藝，解決了傳統(tǒng)銅TSV退火過程中出現的凸起、晶粒長大等問題，在400℃退火條件下仍具備良好的熱穩(wěn)定性，進一步提升了TSV封裝的可靠性。

圖10