AMD不久前剛剛發(fā)布了代號Rome（羅馬）第二代EPYC霄龍處理器，擁有7nm工藝和Zen 2架構(gòu)，而且采用了chiplet小芯片設(shè)計，集成最多八個CPU Die和一個IO Die設(shè)計非常獨特。

根據(jù)規(guī)劃，接下來將有第三代Milan（米蘭），7nm+工藝、Zen 3架構(gòu)，再往后是第四代Genoa（熱那亞），Zen 4架構(gòu)。

據(jù)最新曝料，AMD Milan內(nèi)部將集成最多15個Die，比現(xiàn)在多出來6個。

其中一個肯定還是IO Die，但剩下的14個不可能全是CPU，因為八通道DDR4內(nèi)存的帶寬只能支持最多10個CPU Die（最多80個核心），這就意味著最多8個或者10個CPU Die?！斎粌?nèi)存通道超過八個的可能性微乎其微。

剩下的6個或4個Die會是什么呢？目測極有可能是HBM高帶寬顯存，通過中介層（Interposer）與CPU Die直接互連，提供遠勝于DDR4內(nèi)存的高帶寬、低延遲，徹底消除瓶頸。

這樣的話，Milan的配置可能會是10+4+1或者8+6+1。

不過之前有說法稱Milan仍然是8+1配置，那可能是不同的版本。