晶圓代工龍頭臺積電制程推進再下一城，除5奈米已順利試產(chǎn)并計劃明年量產(chǎn)外，量產(chǎn)一年后將再推出效能及功耗表現(xiàn)更好的5+奈米，直接拉大與競爭對手的技術(shù)差距。

臺積電上半年遇到半導(dǎo)體生產(chǎn)鏈庫存調(diào)整，導(dǎo)致第一季營運表現(xiàn)不盡理想，但第二季以來7奈米投片量明顯回升，等于為下半年營收大幅成長打好基礎(chǔ)。

由于競爭同業(yè)無法在7奈米制程上提供足夠產(chǎn)能及更好的良率，臺積電幾乎拿下7奈米市場全部晶圓代工訂單，而且今年還預(yù)計會有超過100款新芯片完成設(shè)計定案（tape-out）。

臺積電7+奈米第二季進入量產(chǎn)，并為華為海思生產(chǎn)研發(fā)代號為Pheonix的新款Kirin 985手機芯片。由于EUV是未來先進制程微影技術(shù)主流，臺積電現(xiàn)階段EUV設(shè)備光源輸出功率280W，預(yù)計年底將提升至300W，明年再升至350W。光源輸出功率提升也帶動設(shè)備稼動時間比率（uptime），由去年的70％提高至今年的85％，明年應(yīng)可達(dá)到90％水平。

雖然7奈米制程仍依循摩爾定律推進，但臺積電已發(fā)現(xiàn)芯片尺寸上出現(xiàn)兩極化發(fā)展，應(yīng)用于行動裝置的7奈米芯片尺寸縮小至100平方公厘以下，而高效能運算（HPC）的7奈米芯片尺寸卻大于300平方公厘。|中國半導(dǎo)體論壇微信公眾號|臺積電也開始針對大尺寸芯片追蹤芯片缺陷密度，這有助于加快走完5奈米及更先進制程學(xué)習(xí)曲線。

臺積電日前宣布將推出6奈米制程，主要采用與7奈米兼容的設(shè)計規(guī)則及硅智財模型，但會比7+奈米多一層EUV光罩，芯片密度則會提升18％。6奈米推出的時間較晚，明年第一季才開始進入風(fēng)險試產(chǎn)，而且是在明年5奈米量產(chǎn)之后才進入量產(chǎn)，主要是讓還不想進入5奈米技術(shù)的客戶，可以提供低風(fēng)險的設(shè)計微縮，并讓7奈米芯片采用者有一個降低成本的選項。

臺積電針對5奈米打造的Fab 18第一期已完成裝置并順利試產(chǎn)，預(yù)期明年第二季拉高產(chǎn)能并進入量產(chǎn)。與7奈米制程相較，5奈米芯片密度增加80％，在同一運算效能下可降低15％功耗，在同一功耗下可提升30％運算效能。

臺積電在5奈米導(dǎo)入極低臨界電壓（ELVT）晶體管設(shè)計，在ELVT運算下仍可提升25％運算效能。臺積電也將在5奈米量產(chǎn)后一年推出5+奈米，與5奈米制程相較在同一功耗下可再提升7％運算效能，或在同一運算效能下可再降低15％功耗。5+奈米將在2020年第一季開始試產(chǎn)，2021年進入量產(chǎn)。