91欧美超碰AV自拍|国产成年人性爱视频免费看|亚洲 日韩 欧美一厂二区入|人人看人人爽人人操aV|丝袜美腿视频一区二区在线看|人人操人人爽人人爱|婷婷五月天超碰|97色色欧美亚州A√|另类A√无码精品一级av|欧美特级日韩特级

搜索歷史

清空
搜索熱詞
      0
      • 聊天消息
      • 系統(tǒng)消息
      • 評論與回復
      VIP于 到期 續(xù)費
      登錄后你可以
      • 下載海量資料
      • 學習在線課程
      • 觀看技術視頻
      • 寫文章/發(fā)帖/加入社區(qū)
      會員中心
      創(chuàng)作中心
      發(fā)布
      創(chuàng)作活動

      完善資料讓更多小伙伴認識你，還能領取20積分哦，立即完善>

      3天內(nèi)不再提示

      OpenFPGA

      文章：338 被閱讀：142.5w 粉絲數(shù)：76 關注數(shù)：0 點贊數(shù)：20

      廣告

      使用Raspberry Pi Pico實現(xiàn)簡單的邏輯分析儀

      邏輯分析儀是一種電子儀器，可捕獲并顯示來自數(shù)字系統(tǒng)或數(shù)字電路的多個信號。邏輯分析儀可以將捕獲的數(shù)據(jù)轉(zhuǎn)....
      的頭像 OpenFPGA 發(fā)表于 12-11 09:33 ?3053次閱讀
      使用Raspberry Pi Pico實現(xiàn)簡單的邏輯分析儀

      Vivado創(chuàng)建不包含源文件的IP

      有時候我們想?yún)⒖脊俜降脑创a，但是有些IP怎么也找不到官方的源碼，具體原因是什么呢？
      的頭像 OpenFPGA 發(fā)表于 12-06 09:01 ?2266次閱讀
      Vivado創(chuàng)建不包含源文件的IP

      用FPGA實現(xiàn)GNSS RF接收器-用于衛(wèi)星的精確定位設計

      全球?qū)Ш叫l(wèi)星系統(tǒng)（英文：Global Navigation Satellite System，GNS....
      的頭像 OpenFPGA 發(fā)表于 12-04 09:03 ?2572次閱讀
      用FPGA實現(xiàn)GNSS RF接收器-用于衛(wèi)星的精確定位設計

      為多個Vivado工程復用遠程IP高速緩存

      在設計周期中，您可保留多個版本的工程，這些工程使用相同的 IP 和相同的配置。重新運行整個工程會導致....
      的頭像 OpenFPGA 發(fā)表于 12-01 09:14 ?1712次閱讀
      為多個Vivado工程復用遠程IP高速緩存

      AXI通道讀寫DDR的阻塞問題？

      基于vivado2020.1和zcu102開發(fā)板(rev1.1)開發(fā)項目，工程涉及DDR4（MIG）....
      的頭像 OpenFPGA 發(fā)表于 12-01 09:04 ?2514次閱讀
      AXI通道讀寫DDR的阻塞問題？

      Xilinx FPGA從spi flash啟動配置數(shù)據(jù)時的地址問題

      fpga 上電時，默認是從 flash 的 0x00 地址開始讀數(shù)據(jù)。如 UG470 文檔 page....
      的頭像 OpenFPGA 發(fā)表于 11-29 09:20 ?3025次閱讀
      Xilinx FPGA從spi flash啟動配置數(shù)據(jù)時的地址問題

      怎么使用DMA在FPGA中的HDL和嵌入式C之間傳輸數(shù)據(jù)？

      鑒于機器學習和人工智能等應用的 FPGA 設計中硬件加速的興起，現(xiàn)在是剝開幾層“云霧”并討論 HDL....
      的頭像 OpenFPGA 發(fā)表于 11-27 09:12 ?2821次閱讀
      怎么使用DMA在FPGA中的HDL和嵌入式C之間傳輸數(shù)據(jù)？

      如何用HLS實現(xiàn)UART呢？

      UART 是一種舊的串行通信機制，但仍在很多平臺中使用。它在 HDL 語言中的實現(xiàn)并不棘手，可以被視....
      的頭像 OpenFPGA 發(fā)表于 11-20 09:50 ?1595次閱讀
      如何用HLS實現(xiàn)UART呢？

      如何用HLS實現(xiàn)UART

      UART 是一種舊的串行通信機制，但仍在很多平臺中使用。它在 HDL 語言中的實現(xiàn)并不棘手，可以被視....
      的頭像 OpenFPGA 發(fā)表于 11-20 09:48 ?1391次閱讀
      如何用HLS實現(xiàn)UART

      使用MATLAB Simulink和HDL編碼器創(chuàng)建自定義IP--AWB

      自動白平衡模塊的設計是使用 HDL Coder 在 MATLAB 和 Simulink 中創(chuàng)建的。H....
      的頭像 OpenFPGA 發(fā)表于 11-13 09:27 ?2310次閱讀
      使用MATLAB Simulink和HDL編碼器創(chuàng)建自定義IP--AWB

      為何使用FPGA作為FPS游戲的“DMA”橋梁？

      最近，CF中某些主播“開（下稱KG）掛”升上熱搜，作為十年老兵，瓜是吃的飽飽的。之后官方下場進行檢測....
      的頭像 OpenFPGA 發(fā)表于 11-09 14:48 ?4433次閱讀
      為何使用FPGA作為FPS游戲的“DMA”橋梁？

      講解MATLAB/Simulink HDL使用入門

      我們將使用實例講解MATLAB / Simulink HDL 使用入門。
      的頭像 OpenFPGA 發(fā)表于 11-06 09:12 ?2875次閱讀
      講解MATLAB/Simulink HDL使用入門

      HLS中組合電路對設計的影響

      該項目通過一個示例演示了 HLS 中組合電路對設計的影響。
      的頭像 OpenFPGA 發(fā)表于 11-03 09:04 ?1721次閱讀
      HLS中組合電路對設計的影響

      優(yōu)化FPGA HLS設計

      用工具用 C 生成 RTL 的代碼基本不可讀。以下是如何在不更改任何 RTL 的情況下提高設計性能。
      的頭像 OpenFPGA 發(fā)表于 10-30 11:41 ?1416次閱讀
      優(yōu)化FPGA HLS設計

      FPGA設計是否需要學習SystemVerilog

      Verilog和System Verilog是同一硬件描述語言（HDL）的同義名稱。
      的頭像 OpenFPGA 發(fā)表于 10-26 10:07 ?1838次閱讀
      FPGA設計是否需要學習SystemVerilog

      如何創(chuàng)建FPGA控制的機器人手臂

      機器人技術處于工業(yè) 4.0、人工智能和邊緣革命的前沿。讓我們看看如何創(chuàng)建 FPGA 控制的機器人手臂....
      的頭像 OpenFPGA 發(fā)表于 10-24 17:15 ?2404次閱讀
      如何創(chuàng)建FPGA控制的機器人手臂

      使用FPGA做一個ODrive

      核心CPU是XX32FXXX,在工業(yè)控制領域其實FPGA占比也很大，所以能不能用FPGA做一個ODr....
      的頭像 OpenFPGA 發(fā)表于 10-20 11:15 ?2014次閱讀
      使用FPGA做一個ODrive

      如何在Zynq SoC上開始使用FreeRTOS

      該項目演示如何在 Zynq SoC 上開始使用 FreeRTOS。
      的頭像 OpenFPGA 發(fā)表于 10-18 09:44 ?4431次閱讀
      如何在Zynq SoC上開始使用FreeRTOS

      Vivado那些事兒：節(jié)省編譯時間系列文章

      雖然想必您知道，在綜合或?qū)崿F(xiàn)階段，增量運行可以從參考文件中讀取和復制信息，但僅在某些階段中能節(jié)省時間....
      的頭像 OpenFPGA 發(fā)表于 10-09 16:48 ?4331次閱讀
      Vivado那些事兒：節(jié)省編譯時間系列文章

      怎樣使用Verilator進行Verilog Lint呢？

      FPGA設計是無情的，所以我們需要利用能獲得的任何軟件進行檢查
      的頭像 OpenFPGA 發(fā)表于 09-20 09:05 ?3838次閱讀

      基于FPGA實現(xiàn)NVME控制器

      NVM Express ( NVMe ) 或 Non-Volatile Memory Host Co....
      的頭像 OpenFPGA 發(fā)表于 09-19 10:43 ?4612次閱讀
      基于FPGA實現(xiàn)NVME控制器

      如何用Python實現(xiàn)Vivado和ModelSim仿真自動化？

      我們在Windows系統(tǒng)下使用Vivado的默認設置調(diào)用第三方仿真器比如ModelSim進行仿真時，....
      的頭像 OpenFPGA 發(fā)表于 09-13 09:23 ?3000次閱讀
      如何用Python實現(xiàn)Vivado和ModelSim仿真自動化？

      支持jesd204b協(xié)議高速DAC芯片AD9144-FMC-EBZ

      AD9144是一款支持jesd204b協(xié)議高速DAC芯片。AD9144-FMC-EBZ是基于AD91....
      的頭像 OpenFPGA 發(fā)表于 09-13 09:20 ?2925次閱讀
      支持jesd204b協(xié)議高速DAC芯片AD9144-FMC-EBZ

      基于FPGA的2048小游戲?qū)崿F(xiàn)案例

      這周末調(diào)試《車牌識別算法》遇到點問題，“無聊”中用FPGA搞個2048小游戲玩玩。
      的頭像 OpenFPGA 發(fā)表于 09-08 10:01 ?2836次閱讀
      基于FPGA的2048小游戲?qū)崿F(xiàn)案例

      如何實現(xiàn)一種基于ZYNQ的簡單FSK基帶發(fā)射器？

      由于某種需求需要生成正弦波，因此使用 C 應用程序中的sin()函數(shù)來計算單位圓的幅度值，然后將該幅....
      的頭像 OpenFPGA 發(fā)表于 09-04 09:03 ?2194次閱讀
      如何實現(xiàn)一種基于ZYNQ的簡單FSK基帶發(fā)射器？

      怎樣使用毛刺濾波器來濾除毛刺和反彈？

      可編程邏輯系統(tǒng)通常部署在可能存在噪聲的應用中。這種噪聲會影響可編程邏輯設計接收的信號。
      的頭像 OpenFPGA 發(fā)表于 08-30 10:24 ?3752次閱讀
      怎樣使用毛刺濾波器來濾除毛刺和反彈？

      FPGA VR攝像機第二版本介紹

      本文介紹的是 FPGA VR 相機的第二個版本，第一個版本是下面這樣.
      的頭像 OpenFPGA 發(fā)表于 08-28 10:06 ?1763次閱讀
      FPGA VR攝像機第二版本介紹

      MicroBlaze MCS和MicroBlaze的區(qū)別在哪？

      在Block Design中查找IP時輸入Microblaze，就會發(fā)現(xiàn)下面幾種IP，我們常規(guī)使用的....
      的頭像 OpenFPGA 發(fā)表于 08-23 09:07 ?2289次閱讀
      MicroBlaze MCS和MicroBlaze的區(qū)別在哪？

      Auto-Scale如何大幅提升Virtuoso仿真效率？

      半導體行業(yè)中使用范圍最廣的EDA應用之一。
      的頭像 OpenFPGA 發(fā)表于 08-18 11:14 ?2317次閱讀
      Auto-Scale如何大幅提升Virtuoso仿真效率？

      如何僅使用邏輯門和寄存器產(chǎn)生無毛刺輸出的時鐘切換？

      大部分開發(fā)者使用 BUFGCTRL 或 BUFGMUX進行時鐘切換，它們在時鐘切換上可以提供無毛刺輸....
      的頭像 OpenFPGA 發(fā)表于 08-16 09:05 ?2159次閱讀
      如何僅使用邏輯門和寄存器產(chǎn)生無毛刺輸出的時鐘切換？