決策語句允許程序塊的執(zhí)行流程
SystemVerilog case語句與C switch語句類似，但有重要區(qū)別。SystemVer....
使用Verilog硬件描述語言練習(xí)加法器設(shè)計(jì)
半加器是由一個(gè)異或門和一個(gè)與門連接而成的組合邏輯電路。半加器電路有兩個(gè)輸入：A 和 B，它們將兩個(gè)輸....
RTL表達(dá)式和運(yùn)算符
決策語句（Decision statements）允許程序塊的執(zhí)行流程根據(jù)設(shè)計(jì)中信號的當(dāng)前值分支到特....
systemverilog的決策語句if…else語句介紹
決策語句（Decision statements）允許程序塊的執(zhí)行流程根據(jù)設(shè)計(jì)中信號的當(dāng)前值分支到特....
HDLBits: 在線學(xué)習(xí)SystemVerilog-Problem
題目輸入是一個(gè)向量，我們在設(shè)計(jì)的時(shí)候不可能按照case或者三元運(yùn)算去做設(shè)計(jì)（工作量巨大），所以我們需....
pulseview軟件導(dǎo)入并添加串口解碼器
經(jīng)過研究，邏輯分析儀軟件例如pulseview能夠通過導(dǎo)入其他格式波形（例如vcd）文件，再對相應(yīng)通....
與PDM接口相關(guān)的開源項(xiàng)目
優(yōu)秀的 Verilog/FPGA開源項(xiàng)目介紹（三十四）- PDM音頻接口設(shè)計(jì)及信號處理 ? 緒論 今....
如何在應(yīng)用程序中實(shí)現(xiàn) IDELAY 功能
IO 靈活性是FPGA 最大的優(yōu)點(diǎn)之一。如果我們設(shè)計(jì)的 PCB 信號走線不完美，IO的靈活性使我們能....
RTL表達(dá)式和運(yùn)算符
經(jīng)過幾周的更新，SV核心部分用戶自定義類型和包內(nèi)容已更新完畢，接下來就是RTL表達(dá)式和運(yùn)算符。
基本邏輯電路、時(shí)序電路、組合電路設(shè)計(jì)
從今天開始新的一章-Circuits，包括基本邏輯電路、時(shí)序電路、組合電路等。
如何在應(yīng)用程序中實(shí)現(xiàn) IDELAY 功能
可以在下面看到整體仿真延遲比較小，無法看到該級別延遲的影響。然而，隨著仿真執(zhí)行不同的測試，我們將看到....
基于使用FPGA實(shí)現(xiàn)低延遲的成像系統(tǒng)
上面的架構(gòu)是比較通用的架構(gòu)，官方也有例程可以參考，但是上面架構(gòu)多了一個(gè)VDMA，這就導(dǎo)致視頻傳輸?shù)臅r(shí)....
HDL開發(fā)的10大規(guī)則是什么
編寫良好的、可移植的、可重用的 HDL 代碼，使設(shè)計(jì)能夠以所需的頻率實(shí)現(xiàn)，這絕對是一個(gè)挑戰(zhàn)。
如何靈活使用三元運(yùn)算符
給定四個(gè)無符號數(shù)，請找出最小值。無符號數(shù)可以與標(biāo)準(zhǔn)比較運(yùn)算符（a < b）進(jìn)行比較。使用條件運(yùn)算符描....
generate的用法與結(jié)構(gòu)
主要是generate的用法，整個(gè)文件的功能是實(shí)現(xiàn)可選多通道數(shù)據(jù)發(fā)送，我們知道Cameralink中....
請問一下怎樣去使用HLS創(chuàng)建IP呢
每次我們更改硬件時(shí)，我們都需要告訴 HLS 將其導(dǎo)出為硬件描述語言并生成 Vivado 需要的所有各....
FPGA設(shè)計(jì)過程中常用的FIFO
無論何時(shí)，在復(fù)雜的 FPGA 設(shè)計(jì)過程中，都不可避免地需要在模塊之間發(fā)送數(shù)據(jù)，實(shí)現(xiàn)這一點(diǎn)的常用的是 ....
關(guān)于HDLBits的Verilog實(shí)現(xiàn)
從這一題開始我們將進(jìn)行過程塊的學(xué)習(xí)，也就是時(shí)序和組合邏輯的一些知識，下面簡單介紹一下這方面知識：
簡單介紹一下時(shí)序和組合邏輯的一些知識
由于數(shù)字電路是由用導(dǎo)線連接的邏輯門組成的，因此任何電路都可以表示為module和assign語句的某....
使用Verilog/SystemVerilog硬件描述語言 (HDL) 練習(xí)數(shù)字硬件設(shè)計(jì)
給出了一個(gè)可以做16bit加法的模塊add16，實(shí)例化兩個(gè)add16以達(dá)到32bit加法的。
如何創(chuàng)建FPGA內(nèi)核/SoC所需的所有常用組件
LiteX 框架為創(chuàng)建 FPGA 內(nèi)核/SoC、探索各種數(shù)字設(shè)計(jì)架構(gòu)和創(chuàng)建完整的基于 FPGA 的系....
使用Vitis HLS創(chuàng)建Vivado IP
LUT 或 SICE是構(gòu)成了 FPGA 的區(qū)域。它的數(shù)量有限，當(dāng)它用完時(shí)，意味著您的設(shè)計(jì)太大了！
使用Verilog/SystemVerilog硬件描述語言練習(xí)數(shù)字硬件設(shè)計(jì)
在實(shí)例化模塊時(shí)，使用Verilog時(shí)有兩種常用的方式來進(jìn)行模塊端口的信號連接：按端口順序以及按端口名....
在時(shí)序邏輯中使用阻塞賦值會怎么樣？
如例6.1所述，在多個(gè)“Always” 進(jìn)程中使用阻塞賦值。程序塊“Always”在時(shí)鐘的正邊緣觸發(fā)....
如何用FPGA實(shí)現(xiàn)網(wǎng)絡(luò)相關(guān)的功能
這幾年DPU的概念越來越火，有和CPU、GPU并駕齊驅(qū)的勢頭，通俗的講DPU分擔(dān)的工作為虛擬化、網(wǎng)絡(luò)....
Vitis HLS知識庫總結(jié)
對于AMD Xilinx而言，Vivado 2019.1之前（包括），HLS工具叫Vivado HL....
關(guān)于RTL表達(dá)式和運(yùn)算符
經(jīng)過幾周的更新，SV核心部分用戶自定義類型和包內(nèi)容已更新完畢，接下來就是RTL表達(dá)式和運(yùn)算符。
關(guān)于數(shù)字硬件建模SystemVerilog
經(jīng)過幾周的更新，SV核心部分用戶自定義類型和包內(nèi)容已更新完畢，接下來就是RTL表達(dá)式和運(yùn)算符。
使用Verilog/SystemVerilog硬件描述語言練習(xí)數(shù)字硬件設(shè)計(jì)
HDLBits 是一組小型電路設(shè)計(jì)習(xí)題集，使用 Verilog/SystemVerilog 硬件描述....
HDLBits: 在線學(xué)習(xí)SystemVerilog（三）-Problem 10-14
集合中的每個(gè)網(wǎng)絡(luò)或變量稱為數(shù)組元素。未壓縮數(shù)組的每個(gè)元素的類型、數(shù)據(jù)類型和向量大小都完全相同。每個(gè)未....
工商網(wǎng)監(jiān)