在實際的電路設計過程中，存在傳播延時和信號變換延時。由延時引起的競爭與冒險現象會影響輸出的正確與否。....

在verilog中狀態(tài)機的一種很常用的邏輯結構，學習和理解狀態(tài)機的運行規(guī)律能夠幫助我們更好地書寫代碼....

在verilog中，函數和任務均用來描述共同的代碼段，并且在模式內任意位置被調用，提高代碼效率，讓代....

1、與門 （AND） 有兩路輸入信號一路輸出信號，當且僅當兩個輸入信號均為高電平時，輸出信號為高電平....

寫在前面 之前曾經整理過verilog的各類運算符的表達方式，但是在學習的過程中并未深入研究關于邏輯....

”=“阻塞賦值與”<=“非阻塞賦值是verilog語言中的兩種不同的賦值方式，下面將對兩種賦值方式進行比較。方便進行理解和使用。

1、常量 整數 ：整數可以用二進制數b或B，八進制o或O，十進制d或D，十六進制h或H表示，例如：8....

黑金高速AD模塊AN9238為2路65MSPS，12位的模擬信號轉數字信號模塊。模塊的AD轉換采用了....

現代邏輯設計中，時序邏輯設計是核心，而寄存器又是時序邏輯的基礎，下面將介紹幾種常見的寄存器的Veri....

Modelsim是十分常用的外部仿真工具，在Vivado中也可以調用Modelsim進行仿真，下面將....

可綜合的語法是指硬件能夠實現的一些語法，這些語法能夠被EDA工具支持，能夠通過編譯最終生成用于燒錄到....

常見的FPGA核心電路可以歸納為五個部分：電源電路、時鐘電路、復位電路、配置電路和外設電路。下面將對....

vivado開發(fā)軟件自帶了仿真工具，下面將介紹vivado的仿真流程，方便初學者進行仿真實驗。

vivado的工程創(chuàng)建流程對于大部分初學者而言比較復雜，下面將通過這篇博客來講解詳細的vivado工....

三極管根據發(fā)射結和集電結的偏置狀態(tài)可以將工作區(qū)域分為四個，分別為截止區(qū)、放大區(qū)、飽和區(qū)、反向放大區(qū)。....