顯微圖像處理是數(shù)字圖像處理的一個(gè)重要研究領(lǐng)域，隨著其技術(shù)的不斷發(fā)展，已經(jīng)在材料、生物、醫(yī)學(xué)等領(lǐng)域得到了廣泛應(yīng)用。目前的顯微圖像處理通常利用圖像采集系統(tǒng)將顯微圖像采集到計(jì)算機(jī)中再進(jìn)行圖像處理，這樣，雖然運(yùn)算速度高，但體積龐大、不便于攜帶，有一定的局限性。因此，采用數(shù)字圖像處理技術(shù)和DSP技術(shù)實(shí)現(xiàn)顆粒顯微圖像的高效、快速、全面的統(tǒng)計(jì)與測(cè)量，具有重要的實(shí)用價(jià)值和廣闊的應(yīng)用前景。
　　本文提出并設(shè)計(jì)了一種基于DSP和FPGA的嵌入式顯微圖像采集處理系統(tǒng)，如圖1所示。其中，圖像采集與處理裝置是整個(gè)系統(tǒng)的關(guān)鍵部件，它以DSP和FPGA為核心，DSP作為中央處理器負(fù)責(zé)圖像濾波、閾值分割及目標(biāo)的數(shù)目、直徑及面積等統(tǒng)計(jì)處理，通過(guò)FPGA完成各種接口邏輯和時(shí)序匹配，并配以大容量存儲(chǔ)器用于圖像的存儲(chǔ)。DSP芯片體積小，運(yùn)算速度快，使用靈活方便；FPGA具有在系統(tǒng)可編程和控制邏輯實(shí)現(xiàn)靈活的特點(diǎn)。因此，既能夠滿足處理的快速性，又能滿足小型化便于攜帶的要求。
　　
　　1 系統(tǒng)硬件平臺(tái)設(shè)計(jì)
　　基于視頻圖像處理的顯微圖像處理系統(tǒng)的性能，在很大程度上依賴于其硬件處理單元的結(jié)構(gòu)和性能。本系統(tǒng)所采用的硬件結(jié)構(gòu)主要由5大模塊組成：DSP核心處理單元、視頻圖像采集與存儲(chǔ)模塊、字符與圖形迭加單元、通訊與用戶交互接口模塊、電源模塊。系統(tǒng)電路框圖如圖2所示。
　　
　　圖2 嵌入式顯微圖像處理系統(tǒng)硬件結(jié)構(gòu)框圖
　　系統(tǒng)的工作過(guò)程為：系統(tǒng)上電后，DSP執(zhí)行BOOTLOAD程序，將用戶程序代碼從外部Flash load到內(nèi)部程序存儲(chǔ)器，并執(zhí)行A/D、字符迭加等初始化操作。視頻采集與轉(zhuǎn)換模塊將CCD攝像機(jī)輸出的模擬視頻信號(hào)轉(zhuǎn)換為數(shù)字圖像數(shù)據(jù)并存儲(chǔ)在RAM中，在一場(chǎng)圖像采集完畢后，由場(chǎng)同步信號(hào)通過(guò)FPGA以中斷方式通知DSP，DSP從RAM中讀取圖像，并負(fù)責(zé)完成圖像濾波、分割、測(cè)量等各種處理算法，將測(cè)量結(jié)果通過(guò)字符圖形迭加單元顯示在監(jiān)視器屏幕上，也可以根據(jù)需要由通訊接口模塊傳送給主機(jī)。各種接口邏輯與時(shí)序控制通過(guò)在FPGA器件內(nèi)部編程實(shí)現(xiàn)。
　　模擬視頻信號(hào)分為兩路：一路經(jīng)A/D轉(zhuǎn)換為數(shù)字圖像信號(hào)，另一路則與視頻疊加芯片MAX442和字符疊加芯片μD6453進(jìn)行圖形和字符的疊加顯示。這里采用Philips公司的SAA7111A作為視頻A/D解碼芯片，它將CCD攝像機(jī)輸出的模擬視頻信號(hào)轉(zhuǎn)換為數(shù)字圖像數(shù)據(jù)，并在FPGA的控制下存儲(chǔ)在RAM中，同時(shí)產(chǎn)生行同步信號(hào)HS、場(chǎng)同步信號(hào)VS、奇偶場(chǎng)標(biāo)志信號(hào)RTS0以及像素時(shí)鐘信號(hào)LLC2。MAX442是一個(gè)雙通道視頻信號(hào)放大器，增益帶寬高達(dá)140MHz。μPD6453為NEC公司生產(chǎn)的用于視頻設(shè)備中的字符發(fā)生芯片。待顯示的字符和圖形與CCD攝像機(jī)輸出的原始圖像一起疊加顯示在監(jiān)視器屏幕上。
　　在圖像采集過(guò)程中，視頻解碼芯片SAA7111A按像素逐點(diǎn)輸出4:2：2的YUV格式的數(shù)字圖像數(shù)據(jù)。該格式中，每幀圖像的分辨率為720×576，即每行有720個(gè)像素點(diǎn)，每幀576行，由于一幀圖像是由奇、偶兩場(chǎng)圖像組成的，因此每場(chǎng)圖像有288行。為了處理方便，每場(chǎng)采集的圖像大小為512×256，即每行采集512個(gè)像素，每場(chǎng)（奇場(chǎng)或偶場(chǎng)）采集256行，通過(guò)在FPGA中編程實(shí)現(xiàn)像素延時(shí)和行延時(shí)，選擇每行中間的512個(gè)像素和每場(chǎng)中間的256行。