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      電子發(fā)燒友網(wǎng)>電子資料下載>電子書籍>高速電路信號完整性分析與設(shè)計(七)

      高速電路信號完整性分析與設(shè)計(七)

      2012-05-28 | rar | 1.32 MB | 次下載 | 免費

      資料介紹

      　　電路中，數(shù)據(jù)的傳輸一般都是在時鐘對數(shù)據(jù)信號進(jìn)行有序的收發(fā)控制下進(jìn)行的。芯片只能按規(guī)定的時序發(fā)送和接收數(shù)據(jù)，過長的信號延遲或信號延時匹配不當(dāng)都會影響芯片的建立和保持時間，導(dǎo)致芯片無法正確收發(fā)數(shù)據(jù)，從而使系統(tǒng)不能正常工作。隨著系統(tǒng)時鐘頻率的不斷提高和信號邊沿不斷變陡，系統(tǒng)對時序有更高的要求，一方面留給數(shù)據(jù)傳輸?shù)挠行ёx寫窗口越來越小，另一方面，傳輸延時要考慮的因素增多，要想在很短的時間限制里，讓數(shù)據(jù)信號從驅(qū)動端完整地傳送到接收端，就必須進(jìn)行精確的時序計算和分析。

      公共時鐘同步數(shù)據(jù)收發(fā)工作示意圖
      時序分析 高速電路信號 時鐘脈沖
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