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本文提出了一種數(shù)字延遲單元的設(shè)計(jì)方案,該方案能夠?qū)崿F(xiàn)0.1ns的延遲度精度和10ms的動(dòng)態(tài)范圍,通過調(diào)節(jié)該方案的工作參數(shù)可以很方便的實(shí)現(xiàn)更大的動(dòng)態(tài)范圍。該電路在Virtex5系列的FPGA上實(shí)現(xiàn),其核心由粗延時(shí)單元和精延時(shí)單元兩部分組成,粗延時(shí)單元采用計(jì)數(shù)器法實(shí)現(xiàn),精延時(shí)單元的核心由IODELAY基元構(gòu)成,語(yǔ)言代碼通過了FPGAdv軟件的綜合和仿真。目前該單元電路已成功的應(yīng)用在衛(wèi)星雷達(dá)高度計(jì)的地面回波模擬器上。
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