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為了提高腦機(jī)接口（Brain-computer interface ，BCI）中分類算法運(yùn)行速度，以及減小BCI數(shù)字信號(hào)處理設(shè)備體積，將腦機(jī)接口中用于腦電信號(hào)分類的廣義回歸神經(jīng)網(wǎng)絡(luò)（General regression neural network ，GRNN）算法經(jīng)MATLAB仿真之后，在Quartus II 13.0中使用Verilog HDL編程實(shí)現(xiàn)基于二進(jìn)制浮點(diǎn)數(shù)運(yùn)算的GRNN算法，并下載
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