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      電子發(fā)燒友網(wǎng)>電子資料下載>可編程邏輯>FPGA/ASIC>FPGA視頻教程之SF-EP1C開發(fā)板PLL配置仿真實驗的詳細(xì)資料說明

      FPGA視頻教程之SF-EP1C開發(fā)板PLL配置仿真實驗的詳細(xì)資料說明

      2019-03-06 | rar | 0.00 MB | 次下載 | 免費

      資料介紹

      PLL,即鎖相環(huán)。簡單的理解，給PLL一個時鐘輸入(-般是外部晶振時鐘)，然后經(jīng)過PLL內(nèi)部的處理以后，在PLL的輸出端口就可以得到一定范圍的時鐘頻率。其之所以應(yīng)用廣泛，因為從PLL輸出得到的時鐘不僅僅從頻率和相位上比較穩(wěn)定，而且其時鐘網(wǎng)絡(luò)延時也相比內(nèi)部邏輯產(chǎn)生的分頻時鐘要小得多。下面就如何配置一一個PLL做一些說明。

      FPGA pll 開發(fā)板
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