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可綜合設(shè)計(jì)的特點(diǎn)：
1、不使用初始化語句。
2、不使用帶有延時的描述。
3、不使用循環(huán)次數(shù)不確定的循環(huán)語句，如： forever 、while 等。
4、盡量采用同步方式設(shè)計(jì)電路。
5、除非是關(guān)鍵路徑的設(shè)計(jì)，一般不調(diào)用門級元件來描述設(shè)計(jì)的方法，建議采用行為語句來完成設(shè)計(jì)。
6、用always 過程塊描述組合邏輯，應(yīng)在信號敏感列表中列出所有的輸入信號。
7、所有的內(nèi)部寄存器都應(yīng)該能夠被復(fù)位，在使用FPGA 實(shí)現(xiàn)設(shè)計(jì)時，應(yīng)盡量使用器件的全局復(fù)位端作為系統(tǒng)總的復(fù)位。
8、在verilog 模塊中，任務(wù)（ task）通常被綜合成組合邏輯的形式，每個函數(shù)（ function ）在調(diào)用時通常也被綜合為一個獨(dú)立的組合電路模塊。
9、用戶自定義原語（ UDP）是不可綜合的，它只能用來建立門級元件的仿真模型。一般綜合工具支持的Verilog HDL 結(jié)構(gòu)
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