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　　對于需要在 PCB 板上使用大規(guī)模 FPGA 器件的設(shè)計人員來說，I/O 引腳分配是必須面對的眾多挑戰(zhàn)之一。由于眾多原因，許多設(shè)計人員發(fā)表為大型FPGA器件和高級BGA封裝確定I/O引腳配置或布局方案越來越困難。但是組合運用多種智能 I/O 規(guī)劃工具，能夠使引腳分配過程變得更輕松。

　　在 PCB 上定義 FPGA 器件的 I/O 引腳布局是一項艱巨的設(shè)計挑戰(zhàn)，即可能幫助設(shè)計快速完成，也有可能造成設(shè)計失敗。 在此過程中必須平衡 FPGA 和 PCB 兩方面的要求，同時還要并行完成兩者的設(shè)計。 如果僅僅針對 PCB 或 FPGA 進(jìn)行引腳布局優(yōu)化，那么可能在另一方面引起設(shè)計問題。

　　為了解引腳分配所引起的后果，需要以可視化形式顯示出 PCB 布局和 FPGA 物理器件引腳，以及內(nèi)部FPGA I/O 點和相關(guān)資源。 不幸的是，到今天為止還沒有單個工具或方法能夠同時滿足所有這些協(xié)同設(shè)計需求。

　　然而，可以結(jié)合不同的技術(shù)和策略來優(yōu)化引腳規(guī)劃流程并積極采用 Xilinx ? PinAhead 技術(shù)等新協(xié)同設(shè)計工具來發(fā)展出一套有效的引腳分配和布局方法。 賽靈思公司在 ISE? 軟件設(shè)計套件 10.1 版中包含了 PinAhead。

　　賽靈思公司開發(fā)了一種規(guī)則驅(qū)動的方法。首先根據(jù) PCB 和 FPGA 設(shè)計要求定義一套初始引腳布局，這樣利用與最終版本非常接近的引腳布局設(shè)計小組就可以盡可能早地開始各自的設(shè)計流程。 如果在設(shè)計流程的后期由于 PCB 布線或內(nèi)部 FPGA 性能問題而需要進(jìn)行調(diào)整，在采用這一方法晨這些問題通常也已經(jīng)局部化了，只需要在 PCB 或 FPGA 設(shè)計中進(jìn)行很小的設(shè)計修改。