本設(shè)計(jì)為一個多功能的數(shù)字鐘，具有時、分、秒計(jì)數(shù)顯示功能，以24 小時循環(huán)計(jì)數(shù)；具有校對功能。

　　本設(shè)計(jì)采用EDA技術(shù)，以硬件描述語言VHDL為系統(tǒng)邏輯描述手段設(shè)計(jì)文件，在QUARTUSII工具軟件環(huán)境下， 采用自頂向下的設(shè)計(jì)方法， 由各個基本模塊共同構(gòu)建了一個基于FPGA的數(shù)字鐘。

　　系統(tǒng)由時鐘模塊、控制模塊、計(jì)時模塊、數(shù)據(jù)譯碼模塊、顯示以及組成。經(jīng)編譯和仿真所設(shè)計(jì)的程序，在可編程邏輯器件上下載驗(yàn)證，本系統(tǒng)能夠完成時、分、秒的分別顯示，由按鍵輸入進(jìn)行數(shù)字鐘的清零、啟停功能。

　　現(xiàn)在是一個知識爆炸的新時代。新產(chǎn)品、新技術(shù)層出不窮， 電子技術(shù)的發(fā)展更是日新月異。可以毫不夸張的說， 電子技術(shù)的應(yīng)用無處不在， 電子技術(shù)正在不斷地改變我們的生活， 改變著我們的世界。在這快速發(fā)展的年代， 時間對人們來說是越來越寶貴， 在快節(jié)奏的生活時， 人們往往忘記了時間， 一旦遇到重要的事情而忘記了時間， 這將會帶來很大的損失。因此我們需要一個定時系統(tǒng)來提醒這些忙碌的人。數(shù)字化的鐘表給人們帶來了極大的方便。近些年， 隨著科技的發(fā)展和社會的進(jìn)步， 人們對數(shù)字鐘的要求也越來越高， 傳統(tǒng)的時鐘已不能滿足人們的需求。多功能數(shù)字鐘不管在性能還是在樣式上都發(fā)生了質(zhì)的變化，有電子鬧鐘、數(shù)字鬧鐘等等。

　　本設(shè)計(jì)主要研究基于FPGA的數(shù)字鐘，要求時間以24 小時為一個周期， 顯示時、分、秒。采用1HZ的基準(zhǔn)信號產(chǎn)生1S的基準(zhǔn)時間，秒的個位加到10 就向秒的十位進(jìn)一，秒的十位加到6 就向分的個位進(jìn)一，分的個位加到10 就向分的十位進(jìn)一，分的十位加到6 就向時進(jìn)一。該時鐘具有清零功能，可以對時、分及秒進(jìn)行清零，為了保證計(jì)時的穩(wěn)定及準(zhǔn)確須由晶體振蕩器提供時間基準(zhǔn)信號。該系統(tǒng)是基于FPGA的設(shè)計(jì)，采用VHDL進(jìn)行系統(tǒng)功能描述， 采用自頂向下的設(shè)計(jì)方法，用 QUARTUⅡS軟件進(jìn)行仿真測試。

　　振蕩器產(chǎn)生穩(wěn)定的高頻脈沖信號， 作為數(shù)字鐘的時間基準(zhǔn)， 然后經(jīng)過分頻器輸出標(biāo)準(zhǔn)秒脈沖。秒計(jì)數(shù)器滿60 后向分計(jì)數(shù)器進(jìn)位， 分計(jì)數(shù)器滿60 后向小時計(jì)數(shù)器進(jìn)位，小時計(jì)數(shù)器按照“ 24 翻0”規(guī)律計(jì)數(shù)。計(jì)滿后各計(jì)數(shù)器清零，重新計(jì)數(shù)。

　　一般說來，一個比較大的完整的項(xiàng)目應(yīng)該采用層次化的描述方法： 分為幾個較大的模塊，定義好各功能模塊之間的接口，然后各個模塊再細(xì)分去具體實(shí)現(xiàn)，這就是 TOP DOW（N自頂向下）的設(shè)計(jì)方法。目前這種高層次的設(shè)計(jì)方法已被廣泛采用。高層次設(shè)計(jì)只是定義系統(tǒng)的行為特征， 可以不涉及實(shí)現(xiàn)工藝， 因此還可以在廠家綜合庫的支持下， 利用綜合優(yōu)化工具將高層次描述轉(zhuǎn)換成針對某種工藝優(yōu)化的網(wǎng)絡(luò)表，使工藝轉(zhuǎn)化變得輕而易舉。