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所以基本的設計思路就是通過計數(shù)器進行分頻，按上述要求分別在行同步區(qū)或場同步區(qū)輸出低電平，其它時刻為高電平，分別作為行同步信號和場同步信號。同時用計數(shù)器記錄當前應該輸出像素點的坐標值，從而能夠從內存中讀取相應像素值作為輸出。在編程過程中由于 verilog語言中的賦值語句是并行執(zhí)行的，因此無法判斷其賦值完成的先后順序，所以需注意邏輯關系，使在賦值后能夠得到正確的判斷結果。其中，顯存模塊是為貪吃蛇設計專門設計的模塊。設計中將屏幕（640，480）分為（2015的點陣，每個小方格為邊長32像素的小方格。這樣劃分的原因是32是2的冪次，從顯存中選擇輸出像素時只需要簡單地取地址高5位即可，從而簡化了邏輯。顯存大小為300bit，僅僅保存該點是否有“元素”（蛇身或豆子），至于是蛇身還是豆子，可以通過記錄的豆子位置來判斷。事實上，另外一種比較簡單的實現(xiàn)辦法是將顯存改為600b，用0/1/2三種狀態(tài)來判斷沒有元素/蛇身豆子，但是這樣的操作浪費了一倍的資源，同時在判斷是否吃到豆子時并沒有能夠簡化邏輯，因此不是一個很好的解決方案。
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