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      電子發(fā)燒友網(wǎng)>電子資料下載>可編程邏輯>FPGA/ASIC>解決FPGA時序問題的八條知識點

      解決FPGA時序問題的八條知識點

      2021-01-12 | rar | 0.01 MB | 次下載 | 免費

      資料介紹

      　　忠告一、如果時序差的不多，在1NS以內(nèi)，可以通過修改綜合，布局布線選項來搞定，如果差的多，就得動代碼。

      　　忠告二、看下時序報告，挑一個時序最緊的路徑，仔細(xì)看看是什么原因?qū)е拢瓤催壿嫾墧?shù)是多少？是哪種電路有問題，乘法器 或者還是RAM接口數(shù)據(jù) 先弄清楚哪兒的問題

      　　忠告三、搞時序優(yōu)化的話 插入寄存器是王道 但也要看具體情況 不一定都得插寄存器，插入寄存器效果不明顯的話，先檢查一下寄存器插入的位置，如果寄存器不是在關(guān)鍵路徑的中間插入而是在某一端的話，確實不大明顯

      　　忠告四、把關(guān)鍵路徑找出來，看時序報告，看是什么原因?qū)е骂l率上不去，如果是組合邏輯復(fù)雜，就優(yōu)化邏輯或者復(fù)制邏輯，如果是DSP延遲大，就選多級流水的，只要想搞到150，就一定可以。

      FPGA 寄存器 時序
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